如何将ML506套件的AC97模块与基于系统发生器的模块相结合？

嗨，
有一个针对ATLYS Board的Q＆amp; D vhdl参考设计，它也使用类似的AC97设备。
它提供简单的音频线路输入和输出标准设置。
http://tristesse.org/FPGA/DigilentAtlysResources
我让它在ATLYS Board上运行，并且很容易根据自己的需要进行修改（例如自己的数据源）。
可能你只需要创建一个ML506兼容的UCF部分来分配正确的引脚。
我也有这个想法，但还没有找到时间。
所以如果你想尝试一下，我想听听你的经历。
有一个很好的综合 
Eilert

谢谢，艾利特
你已经通知http://tristesse.org/FPGA/DigilentAtlysResources，这正是我一直在寻找的。
我从站点获得了VHDL源代码，根据ML506板修改了UCF文件，并对其进行了核实。
他们工作，但不幸的是并非总是如此。
Wheneverthey没有工作，我按下设计的重置按钮到AC97设备。
经过几十次重置后，它要么快乐地结束了工作状态，要么最终结束了董事会的僵局。
我试图通过逐行调查源代码来修复不稳定的行为，但我无法找到任何故障。
我尝试更换电路板或电源适配器，但结果没有改变。
尽管你的帮助，我仍然陷入困境。
让我感到尴尬的是，它偶然发生了，即使偶尔也是如此。
问候，
Jein

感谢您的评论，Eilert
我附上了我的项目文件
它们与原始源代码略有不同。
至于prueba_ac97.vhd，我添加了一些探测信号，一个用于复位按钮的去抖动电路，以及一个三角波发生器，以便更快地检查。
对于AC97.vhd，我通过reset按钮添加了一个初始化例程，并为audsync，bit_count，frame_count重写了信号分配行。
从我的理解到现在，AC控制器的初始化似乎没有正确完成。
即使添加了初始化例程，它似乎也无法正常工作。
因为AC97.vhd组件使用AC97设备生成的时钟（bitclk）作为其操作，而该设备可以通过AC97.vhd复位。这意味着存在一种反馈环路，因此一旦复位
通过AC97.vhd组件发出的AC97设备，时钟（bitclk）停止运行，这使得AC97.vhd组件无法成功初始化。
感谢您的帮助。
问候，
jein
test.zip 643 KB

嗨，Jein，
感谢您的数据和评论。
下周我将与我的董事会核对并告诉你结果。
亲切的问候
Eilert

你好Jein，
在花了几天让我的JTAG电缆工作后，我能够检查并将您的设计下载到我的ML506板上。
我不得不发现只有未放大的输出会给出一个信号，但是我可以尝试一些没有实际结果的东西。
我检查了按钮，LED和开关的布局，并对代码进行了一些更改。
主要是修复设置和“cosmetical”更改，没有发现真正的错误。
关于d1和d2未被使用的警告有两个。
更改重置过程后，这些警告消失了。
最后，我能听到耳机里的一些声音。
我试过多次重置电路。
在大多数情况下，它正确地进行了初始化，但过了一段时间它就会挂起。
我不确定是什么原因造成的。
可能是重置过程可能达到一些奇怪的状态，或者AC97设备有一些微妙的点导致在某些特殊情况下挂起。
在配置之后，电路总是正常工作，并且可以毫无问题地完成许多复位，直到出现这种未知的临界条件。
这是改变的代码。
试一试它是如何为您服务的。
我评论了“帖子”连接。
您可以重新激活它们以进行一些测量。
也许你可以看到那里的东西。
图书馆IEEE;
使用IEEE.STD_LOGIC_1164.all;
使用ieee.std_logic_signed.all;
实体prueba_ac97是 
port（重置：在std_logic中; 
clk：在std_logic中; 
sw：在std_logic_vector（7 downto 0）; 
AUDIO_SDI：在std_logic中; 
AUDIO_BIT_CLK：在std_logic中; 
AUDIO_RESET：out std_logic; 
AUDIO_SDO：输出std_logic; 
AUDIO_SYNC：out std_logic; 
led：out std_logic_vector（4 downto 0）; 
按钮：在std_logic_vector（3 downto 0））; 
- post：out std_logic_vector（15 downto 0））;
结束prueba_ac97;
建筑行为prueba_ac97是 
信号datos_entrada，datos_salida：std_logic_vector（35 downto 0）; 
signal datos_listos：std_logic; 
信号volumen_izq，volumen_der：std_logic_vector（3 downto 0）; 
--signal tricnt：整数范围0到24576; 
信号triwave：std_logic_vector（17 downto 0）; 
信号立体数据和结肠;
std_logic_vector（35 downto 0）; 
--signal cnt：整数范围0到27000; 
信号d1，d2，d_resetN：std_logic; 
信号audsdi，bitclk，audrst，audsdo，audsync：std_logic; 
信号fcnt：整数;
- 范围0到15;
- 不受子电路限制 
signal fcnt_stdv：std_logic_vector（3 downto 0）; 
组件AC97 
港口 
（重置：在std_logic中; 
clock：in std_logic; 
audsdi：在std_logic中; 
bitclk：在std_logic中; 
data_in：out std_logic_vector（35 downto 0）; 
data_out：在std_logic_vector中（35 downto 0）; 
data_ready：out std_logic; 
vol_ADC_izq：在std_logic_vector中（3 downto 0）; 
vol_ADC_der：在std_logic_vector中（3 downto 0）; 
audrst：out std_logic; 
audsdo：out std_logic; 
audsync：out std_logic; 
fcnt：输出整数 
）; 
最终组件;
开始 
过程（clk）是 
开始 
stereodata fcnt_stdv fcnt_stdv fcnt_stdv fcnt_stdv = 269990则 - 10毫秒 
cnt：= 0; 
d1'0'）; 
tricnt：= 0; 
万一; 
万一; 
结束过程; 
controlador_AC97：AC97 
港口地图 
（reset => d_resetN， 
clock => clk， 
audsdi => audsdi， 
bitclk => bitclk， 
data_in => datos_entrada， 
data_out => datos_salida， 
data_ready => datos_listos， 
vol_ADC_izq => volumen_izq， 
vol_ADC_der => volumen_der， 
audrst => audrst， 
audsdo => audsdo， 
audsync => audsync， 
fcnt => fcnt）;
- 使代码独立于开关-eilert  
处理（datos_listos） 
开始 
如果rising_edge（datos_listos）那么
- 案例sw（1 downto 0）是
- 当“00”=>时 
datos_salida
- datos_salida
- datos_salida
- datos_salida
祝你好运，周末愉快 
Eilert

嗨，Eilert，
感谢您的继续帮助。
在阅读你的上一个回复时，我终于可以找出我的错误了。
那些是我尝试使用错误的模拟插孔：不是使用线路输入和输出。
线路输出，但麦克风和麦克风
扬声器。
更换了我发布的AC97.vhd的两行（第179,183行）后，我可以用麦克风和麦克风的设置说话和听到声音。
扬声器。

当3 => - 控制控制时5 => - 控制控制

嗨
请问如何将ac97与模块结合使用？
谢谢