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在我的项目中，我的输入是浮点数。对于加法器，乘法器，减法器和分频器等组件我使用了ip核心生成器。在我的大学里只有VERTEX2和SPARETN 3E（设备：XC3S500E，包：FG320）可用但是
在MAP过程中合成它显示错误。 错误：打包：2310 - 太多的“SLICEL”类型的comps被发现适合这个设备。 错误：包装：18 - 设计对于给定的设备和包装来说太大了。 请查看“设计摘要”部分以了解所需的资源要求 您的设计超出了设备中可用的资源 我也上传了我的综合报告。 请给我一些想法，以便我能解决这个问题。 附件： -Sunil 
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5个回答
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在我的项目中，我的输入是浮点数。对于加法器，乘法器，减法器和分频器等组件我使用了ip核心生成器。在我的大学里只有VERTEX2和SPARETN 3E（设备：XC3S500E，包：FG320）可用但是
在MAP过程中合成它显示错误。 错误：打包：2310 - 太多的“SLICEL”类型的comps被发现适合这个设备。 错误：包装：18 - 设计对于给定的设备和包装来说太大了。 请查看“设计摘要”部分以了解所需的资源要求 您的设计超出了设备中可用的资源 我也上传了我的综合报告。 请给我一些想法，以便我能解决这个问题。 |
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您的设计需要比可用资源（切片）更多的资源（切片）。
因为，你没有更大的设备，你需要修改你的逻辑以适应设计到设备上。为此，请考虑减少冗余逻辑或减少数组的宽度。注意，Krishna -------------------------------------------------- ---------------------------------------------请将帖子标记为 如果提供的信息能够回答您的问题/解决您的问题，请“接受为解决方案”。给予您认为有用的帖子。 |
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嗨，
我同意克里希纳的评论。 BRAM在您的设计中的用途是什么？ 你能看出在合成属性（HDL选项）中是否启用了-ram_extract？ 如果没有启用或检查，请启用它，看看它是否有所作为。 问候， Achutha -------------------------------------------------- -------------------------------------------请注意 - 请标记答案 如果提供的信息有用，请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- -------------- |
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嗨Sunil，
我在询问设计中的Block RAM（BRAM）利用率（检查综合报告）。 请分享.syr报告文件。 问候， Achutha -------------------------------------------------- -------------------------------------------请注意 - 请标记答案 如果提供的信息有用，请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- -------------- |
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只有小组成员才能发言，加入小组>>
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