完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
我正在使用virtex 6
请附上图片.... 我正在尝试访问xilinx fifo核心。 我生成写使能（Upp_wr_en）和写时钟upp_wr_clk（2Mhz） - 由计数器而不是DCM生成.... 我的图像我担心设置保持时间捕获写入1024 .....我已观察到一些时钟这个数据丢失.....对于一些它是好的.....当我生成2Mhz时 100Mhz（DCM输出）它在我生成（92Mhz / 50）时工作从92Mhz（DCM输出）无效 我犯的错是什么...... 我生成写使能的逻辑如下 Uppwr_en ---释放复位/确保设备初始化wr_en upp_txrst if（UppTxFull ='0'）然后datatx else datatx结束if; 当“001”=> ----锁存初始数据X“0000”wr_en upp_txrst datatx当“010”=> if（count_2upp> = X“3FFF”）然后---终止状态机进行16k计数wr_en count_2upp datatx elsif （UppTxFull ='0'）然后-----释放写入wr_en count_2upp datatx else wr_en count_2upp datatx end if; 当“011”=> ----结束状态为GOIO信号复位。 wr_en count_2upp datatx when others => NULL; 结束案例; 结束如果;结束过程; 
0
|
|
相关推荐
5个回答
|
|
|
嗨，你有机会进行行为模拟吗？
针对不同DCM输出频率的路由后模拟？您是如何确认数据丢失的？对于具有不同DCMout频率的设计，采样频率是否在芯片内相同，您可能会错过在芯片上绘制数据。 请尝试模拟，这将很容易识别.Regards，Achutha -------------------------------------------------- -------------------------------------------请注意 - 请标记答案 如果提供的信息有用，请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- -------------- |
|
|
|
|
|
我的chipcope采样频率为150Mhz ....
我通过在chipcope中捕获数据来识别数据未命中。 “通过列出数据并触发条件，我试过了 UPP_Wr_Clk（2Mhz），UPP_WR_En（1）和起始数据“0000”的上升沿，我捕获了整个16384数据......并且发现1024中的不匹配数据未命中，以及其他随机边界。 我可以通过DSP捕获数据并观察写入的数据.... 我已经看到在2Mhz（从100Mhz派生）运行时逻辑工作，我尝试了不同的频率25,37.5,75Mhz并发现它工作，... 当我切换到92.16Mhz。 |
|
|
|
|
|
嗨，92.16 Mhz的输入源是什么？这是衍生时钟还是输入源？
你有没有检查范围等时钟92.16 Mhz？问候，Achutha -------------------------------------------------- -------------------------------------------请注意 - 请标记答案 如果提供的信息有用，请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- -------------- |
|
|
|
|
|
嗨，
有机会通过这个链接？ http://forums.xilinx.com/t5/System-Logic/Output-from-non-symmetric-FIFO-sometimes-right-shifted-4-bits/td-p/381341 问候，Vanitha。 -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索， 您可能会找到相关信息。请留下帖子 - “接受为解决方案”，如果提供的信息有用且回复，请给予赞誉 |
|
|
|
|
|
由于亚稳态问题我面临问题....现在问题已经排序，代码正在运行....
在FIFO读取阶段，由于时钟域交叉而存在亚稳态条件......由于FPGA进入未知状态...... 我试过双缓冲.....现在我还好.....谢谢你们所有人 |
|
|
|
|
只有小组成员才能发言，加入小组>>
2383 浏览 7 评论
2800 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2263 浏览 9 评论
3336 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2430 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
756浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
546浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
368浏览 1评论
1964浏览 0评论
683浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1504
评论
淘帖
1352
