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嗨,当我合成这段代码时,
模块cx(clk,mul,sub,sub1,sub2,mx,my,contrast);输入clk; reg [31:0] out,out1;输出reg签名[31:0] sub,sub1,sub2;输出reg签名 [99:0] mul;输出reg签名[31:0] mx,my; reg [7:0] sam [1:0]; reg [7:0] mem [1:0];整数i,j, m,n;输出reg [139:0]对比;总是@(posedge clk)beginm = 0; N = 0; I = 0; j = 0; out = mem + mem [i + 1] +(mem * 64); SAM [OUT] = SAM [OUT] + 8'b1; OUT1 = I + J +(I * 64); MX =(M * SAM [OUT1]);我=(N * SAM [OUT1]);子=( I +(〜MX + 1)); SUB1 =(J +(〜我+ 1)); SUB2 =子+ SUB1; MUL = SUB2 * SUB2 * SUB2;对比度=对比度+(MUL * SAM [OUT]); endendmodule 它合成但它显示像...... 时钟信息:------------------本设计中没有发现时钟信号 异步控制信号信息:----------------------------------------未找到异步控制信号 在这个设计中 时间概要:---------------速度等级:-1 最小周期:未找到路径时钟前的最小输入到达时间:未找到路径时钟后的最大输出所需时间:未找到路径最大组合路径延迟:未找到路径 ================================================== ======================= 我不知道我的代码中有什么问题请帮帮我吧。 谢谢 |
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2个回答
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你好,
你想在这里实施什么? 您的设计只有一个输入,但不依赖于任何东西。 你得到的消息是正确的。检查你得到任何东西的综合网表。 请检查您的编码风格并查看综合网表一次,您应该记下您为每个目标分配零,这是网表显示的内容。 问候, Pratham的 -Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- |
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通常,您希望在尝试合成设计之前模拟设计。
我附上一个波形,显示设计没有真正做任何事...... 还要查看合成警告,以获取线索,例如: 警告:Xst:653 - 使用信号但从未分配信号。 此无源信号将自动连接到值GND。 - Gabor |
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只有小组成员才能发言,加入小组>>
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