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嗨，
我想表明dta是从HDMI上的DDR2节目中读取的， 现在我对DDR2和HDMI之间的连接有一些问题 我有一个由MIG生成的ddr2接口和一个由XAPP495生成的HDMI接口。 我想将从ddr2读取的24位数据发送到HDMI。 当我将这两个项目混合在一起时，我有一些关于CLOCK和PLL的错误。 HDMI被移植到MIG（ddr2接口）... 它们的输入时钟是板载时钟，等于100MHZ。 当我将它们的输入时钟设置为onbard时钟时，我有这个错误： NGD构建：462_input pad net“c3_sys_clk”驱动多个缓冲区... 当我使用DDR2接口中基础设施的输出时钟作为HDMI接口输入时钟时出现此错误： NgdBuild：770_ IBUF hdmi和净C3_CLK0上的BUFG mig串联排列。同一方向的缓冲区不能串联放置。 然后我决定为它们提供一个PLL和时钟基础设施，但它们的时钟结构是不同的！ UG388第38页是MIG和UG382的时钟结构，第34页是XAPP495中HDMI的时钟结构...... 我不知道是否可以为它们使用一个时钟资源？ 我读到了关于Video DMA v_vdma_ds730.pdf的内容 没有VDMA IP核可以将数据从DDR2发送到HDMI输出吗？ 请指导我这个问题？ 非常感谢。 
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6个回答
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hupaa写道：
是否可以在不使用EDK工具的情况下使用Video界面？ 从内存中读取数据并在hdmi diplayer_上显示 可能吗？ 请指导我.... 谢谢 我确信这是可能的。 你没有指定任何东西。 为什么不确切地确定你需要做什么并开始设计？ 因为，你知道，这就是工程师所做的。 ----------------------------是的，我这样做是为了谋生。 |
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我做那个bassman59
现在我的问题是关于时钟资源和时钟结构......我不知道如何将MIG和HDMI的两个时钟结构聚集在一起？ 请访问此链接，有一些时钟结构的图像。 http://forums.xilinx.com/t5/General-Technical-Discussion/Clock-Buffer-problem/td-p/323023 谢谢 |
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hupaa写道：
我做那个bassman59 现在我的问题是关于时钟资源和时钟结构......我不知道如何将MIG和HDMI的两个时钟结构聚集在一起？ 请访问此链接，有一些时钟结构的图像。 http://forums.xilinx.com/t5/General-Technical-Discussion/Clock-Buffer-problem/td-p/323023 谢谢 同样，这称为工程。 去吧。 ----------------------------是的，我这样做是为了谋生。 |
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谢谢bassman59
我试图设计DDR2接口和HDMI的时钟结构。连接到板载时钟的DCM，其输出是两个时钟信号，其中一个（100MHz）用于ddr2接口，另一个用于HDMI接口（50Mhz）用于HDMI接口 它们经历了包含缓冲区，PLL等的详细时钟结构。 所以，我写的后来的错误没有出现，但现在我有另一个问题。 我可以在chipcope中看到ddr2接口的输出，一切都还可以，我也可以在chipcope中看到hdmi的彩色信号输出，它们是有效的.....但我看不到连接到HDMI的显示器上的任何东西 ATLYS的OUT端口。 实际上，直到hdmi信号通过OSERDES我才能在chipcope上看到它们，一切都还可以，但显示屏上没有任何内容！ |
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通过综合和实现没有任何错误信号，但有一些警告，如：
警告：NgdBuild：1212 - 检测到DCM“hdmi / PCLK_GEN_INST”上的CLKIN_PERIOD属性的用户指定的非默认属性值（20.000000）。 这与PERIOD约束值（58.8235294 MHz）不匹配。 不确定性计算将使用非默认属性值。 这可能导致为DCM输出时钟计算出不正确的不确定性。 警告：NgdBuild：1440 - 检测到PLL“PLL_ADV”上的CLKIN1_PERIOD属性的用户指定的非默认属性值（13）。 这与PERIOD约束值（86.8347339 MHz。）不匹配。 不确定性计算将使用PERIOD约束值。 这可能导致为PLL输出时钟计算出不正确的不确定性。 警告：打包：1653 - 至少有一个时序约束是不可能满足的，因为单独的组件延迟超过了约束。 下面的时序约束摘要显示了失败的约束（以星号（*）开头）。 请将时序分析器（GUI）或TRCE（命令行）与映射的NCD和PCF文件一起使用，以确定哪些约束和路径因单独的组件延迟而失败。 如果故障路径按预期映射到Xilinx组件，请考虑放宽约束。 如果未按预期映射到组件，请重新评估HDL以及合成如何优化路径。 要允许工具绕过此错误，请将环境变量XIL_TIMING_ALLOW_IMPOSSIBLE设置为1。 3个约束没有达到。 信息：时间：2761 - 约束列表中的N / A条目可能表示由于以下原因未分析约束：此约束不包含任何路径; 其他约束与此约束相交叉; 或路径跟踪控制禁用此约束。 请通过命令行（trce tsi）或Timing Analyzer GUI运行Timespec交互报告（TSI）。 |
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只有小组成员才能发言，加入小组>>
2379 浏览 7 评论
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