[问答]

请问有什么办法在verilog中给出高阻抗吗？

问答对人有帮助，内容完整，我也想知道答案 0 大家好，有没有办法在verilog中给出高阻抗。我试图给10'bZ，bufif0，bufif1 ..但它是采取所有的（在合成后仿真）。我使用的是顶点6 FPGA .. 0
2019-11-1 08:19:52　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答举报张健相关推荐 • 请问在源阻抗很大时运用电压跟随器应该如何避免输入电容的影响？ 1931 • 请问高手Verilog中引用VHDL原件? 1294 • 怎么将FPGA的IO设置为JTAG模式的verilog代码？ 2263 • 请问运放选型时要求具有高输入阻抗的特点，那么这个输入阻抗指的是差模输入阻抗高还是共模输入阻抗要高？ 2922 • i.MXRT1062 LPSPI SDO高阻抗状态，有没有办法在运行时手动更改端口的输出阻抗？ 270 • 如何正确仿真rectifier的输入阻抗？如何才能正确评估rectifier的效率？ 1138 • 低漏电多路复用器在高阻抗PLC系统中的重要性 1656 • 请问pcb阻抗设计中内层阻抗H1H2有什么区别？ 1056 • JFET输入阻抗datasheet没有给出，如何计算？ 334 • 关于AD603输出与50欧姆同轴电缆阻抗匹配问题求解 726 2个回答

答案对人有帮助，有参考价值 0 请告诉我们如何在代码中指定“z”值。 - 鲍勃埃尔金德签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。阅读手册或用户指南。你读过手册了吗？你能找到手册吗？2。搜索论坛（并搜索网页）以寻找类似的主题。不要在多个论坛上发布相同的问题。不要在别人的主题上发布新主题或问题，开始新的主题！5。学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。提供有用的详细信息（请与网页，数据表链接）.7。您的代码中的评论不需要支付额外费用。我没有支付论坛帖子的费用。如果我写一篇好文章，那么我一无所获。

2019-11-1 08:35:41 评论举报张晓宁

答案对人有帮助，有参考价值 0 你说“postsynth”模拟。如果这些“Z”值在FPGA内部，则它们将被更改从三态逻辑到始终驱动因为内部三态不存在（至少在所有Xilinx FPGA中都存在）自Virtex，Virtex E，Spartan 2和Spartan 2e）。通常，“Z”状态转换为1到模型旧TBUF上的内部上拉。看一下行为模拟中的信号，然后是“Z” 应该显示为“Z”。 - Gabor

2019-11-1 08:50:47 评论举报杨玲