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我们设计了一个使用FX3的系统,该系统是两个异步组合的主控器(FX3)和从机(FPGA)。
从设备(FPGA)是一个非常被动的设备,必须掌握(FX3)传输通知接收到从(FPGA)和FPGA能够发送数据到16BITS数据库,并让FX3接收。 如上载的图像文件(图像1)中所描述的,我们可以看到有三组信号线,它们是从主控PrRod、从接收状态PIN等待和16位DATABUS发送的,因为没有共同使用的主Clk,所以这是一个双异步的设计概念。 如图像文件(图像1)所示,系统的计划的预期时序图,如图(图像2)所见,RD和等待PIN初始状态保持较高。当到达T2时,主需要RD引脚Low的能力,以便告诉从属侧主要C。收集数据(主机必须具有控制接收/不接收的能力)。 在RD系低后,奴隶发现将开始准备数据,当时间到达T3时,Slave ready DataBus就做好数据,而等待Low告诉主可以在数据总线上接收数据,当T4时间之后,主控DATABUS数据完成后,它将代表RD tiE高数据收集H。当完成时,T5在时间到达时,从发现RD绑高,奴隶将知道主有权接收数据,然后将等待绑高完成一次转移。 要启动下一步,主发送数据将首先确认是否高等待,如果继续采取高数据传输,否则,等到等待等待引脚绑定高。 问题是,正如我提到的CyPress GPIF II提供的一个例子,大多数在USB接收信息的例子中,通过一个从终端(FPGA或其他MCU)附加的GPIO Pin来通知FX3,让FX3执行接收工作,似乎没有办法使PC端可以放置一个n阶要求接收FPGA信息,FX3将在上面绘制2的执行时序前面。 我们已经想到了参考“DMAYRYDYTH1”来完成,当DMAYRYDYTH1TH1=真,执行接收过程(如图2所示),但这不是我们想要的,我们希望使客户端对PC有控制,希望客户端控制PC,没有观察到FX35D。然后判断是否执行接收信息的过程。 因此~ 问题1:你有什么样的例子能使PC端有主宰性,当PC客户端请求接收时,FX3能够执行图两个接收过程描述吗? 问题2:你必须帮助负责解决工程问题的团队或FAE在***吗? 谢谢您。。 图像2.JPG 46.8 K 图像1.JPG 23.2 K |
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1个回答
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你好,
请参阅我们的申请须知及其项目。 HTTP://www. CyPress .COM/DICONTION/APPLION-NOTES/AN821616设计GPIF-II-主界面 关于援助,请创建一个技术支持案例。我们将能够审查您的固件和GPIF状态机,并让您知道,如果有什么需要改进。 当做, - Madhu Sudhan |
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