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亲爱的朋友们，
我回来了另一个问题。 我希望你帮助我提高我的VHDL编程技能。 我已经搜索了很多关于如何减少设计延迟的问题。 我发现了一些关于管道计算的东西。 亲爱的朋友们，减少延迟的其他方法是什么？ 因为我希望我的设计能够在更高的频率下工作。 如果可能的话，请举例说明。 我的意思是，把代码和解释建议的方式。 我希望这篇文章会如此拥挤。 问候， Ghasem 
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5个回答
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你还没有真正指出“延迟我们的设计”的意思。
您是指通过设备的整个数据路径（即从内到外），还是仅仅是其一部分，或具有特定操作（或一系列操作）的延迟？ 你还没有透露你现在所知道的关于“流水线”的内容，所以除了绝对的划痕之外很难开始任何辩论，当你告诉我们你知道某件事时，这似乎有点无意义。 无论如何，我对“流水线”的理解是增加给定数据通路中的寄存器数量，以缩短任何给定时钟边沿的寄存器之间的物理距离，从而使内部时序更容易满足。 由于额外的门，添加这样的寄存器实际上可能会向数据路径添加绝对延迟。 问候， 霍华德 ----------“我们必须学会做的事情，我们从实践中学习。” - 亚里士多德 |
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亲爱的霍华德，
在我之前的帖子中，我说我希望我的设计能够以更高的频率工作。 我的意思是，当我看到时序报告时，我希望最大频率为更高频率（因此延迟应该更少）。 关于管道，你是对的，我的意思是。 但据我所知，当我们通过将所需代码分解为单独的阶段来使用管道时（例如，将3个数字分解为两个阶段），延迟将增加，但路径中的延迟=将 减少（随后最大频率将增加）。 实际上，我在某处读到，如果我们找到关键路径并对其进行处理，我们就可以增加最大频率。 但我不知道如何找到它以及如何优化它。 这就是为什么我让我的朋友给我更多的信息，如果有一个视觉例子，请告诉我这个。 我认为可能不仅仅是这些方式。 我问朋友们是否还有其他办法，如果有的话，请告诉我。 无论如何，谢谢你回答我的问题。 对此，我真的非常感激。 问候， Ghasem |
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你的目标频率是多少？
您是否相应地设置了PERIOD约束？ 这个约束的时间结果是什么？ 你有设置/保持违规吗？ 如果是这样，那么这是一个很好的起点。 您是否为输入时钟设置了合适（且合理）的OFFSET IN和OFFSET OUT约束？ ----------“我们必须学会做的事情，我们从实践中学习。” - 亚里士多德 |
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亲爱的霍华德，
我知道你可能会嘲笑我，但实际上我不知道如何使用它们。 一旦我想了解PERIOD，Offset In，Offset Out，sutup和hold。 我知道它们是什么（我在一些用户指南中读过它们），但我不知道何时以及如何使用它们。 一旦我在这里问了一个问题，但我没有得到任何好的答案和足够的信息。 我不知道你是否有可能告诉我他们。 实际上，我真的很想学习它们并在实际设计中使用它们。 请告诉我方式（如果你有一个真实的代码和UCF文件并告诉我你如何设置这些约束，我不会忘记你的帮助）。 （我的电子邮件以防万一：zoroaster84@yahoo.com）。 Rgards， Ghasem |
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亲爱的霍华德，
我知道你可能会嘲笑我，但实际上我不知道如何使用它们。 一旦我想了解PERIOD，Offset In，Offset Out，sutup和hold。 我知道它们是什么（我在一些用户指南中读过它们），但我不知道何时以及如何使用它们。 一旦我在这里问了一个问题，但我没有得到任何好的答案和足够的信息。 我不知道你是否有可能告诉我他们。 实际上，我真的很想学习它们并在实际设计中使用它们。 请告诉我方式（如果你有一个真实的代码和UCF文件并告诉我你如何设置这些约束，我不会忘记你的帮助）。 （我的电子邮件以防万一：zoroaster84@yahoo.com）。 Rgards， Ghasem |
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