[问答]

数据延迟时钟的原因可能是什么？如何减少它？

2357 FPGA

问答对人有帮助，内容完整，我也想知道答案 0 我正在进行的设计使用了一个引脚的时钟，该引脚并非初始用作时钟源，因为电路板是固定的，所以我现在无法更改它。时钟从该引脚（引脚chana_ri）输入，用作发送数据的状态机逻辑的时钟。数据延迟的时钟现在约为16 ns，但我试图将其降低到10 ns以内。我尝试了OFFSET约束，它将延迟从21ns降低到16ns。但是我还能用什么来进一步降低延迟？或者，如果这是最好的FPGA芯片（Spartan 3E）可以做的时钟到数据延迟（16 ns），那么导致延迟的原因是什么？谢谢以上来自于谷歌翻译以下为原文 The design I am doing uses a clock from a pin that is not initally intended to be a clock source and I can't change it now since the board is fixed. The clock is fed in from that pin (pin chana_ri) and is used as a clock for an state machine logic that sends out data. The clock to data delay is around 16 ns now, but I am trying to reduce it to within 10 ns. I tried OFFSET constraint which brings the delay down from 21ns to 16 ns. But what else can I use to bring the delay further down? Or if this is the best this FPGA chip (Spartan 3E) can do for the clock to data delay (16 ns), what is causing the delay this big? Thanks 0
2019-3-25 14:59:33　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答举报车进相关推荐 • 怎么减少平方根程序中的时钟延迟 1059 • 如何减少设计延迟？ 1123 • IMXRT1172 RTC时钟延迟的原因是什么？ 570 • 为什么在FPGA中读取FIFO时，读的第一个数据和第二个数据之间会有两个时钟周期的延迟呢？ 12021 • 怎么使用virtex 5上的Block RAM来实现延迟线？ 1332 • esp-idf传递鼠标数据延迟很大的原因? 400 • ADF4360-7没有输出，请问可能是什么原因？ 1793 • espidf传递鼠标数据延迟很大是为什么呢？ 304 • FPGA重复读取同步SRAM所有地址数据出错可能是哪些原因？ 2510 • 如何读取源同步DDR数据与500MHz时钟？ 1409 1个回答

答案对人有帮助，有参考价值 0 qizhong19920114写道：我正在进行的设计使用了一个引脚的时钟，该引脚并非初始用作时钟源，因为电路板是固定的，所以我现在无法更改它。时钟从该引脚（引脚chana_ri）输入，用作发送数据的状态机逻辑的时钟。数据延迟的时钟现在约为16 ns，但我试图将其降低到10 ns以内。我尝试了OFFSET约束，它将延迟从21ns降低到16ns。但是我还能用什么来进一步降低延迟？或者，如果这是最好的FPGA芯片（Spartan 3E）可以做的时钟到数据延迟（16 ns），那么导致延迟的原因是什么？时钟到数据的延迟测量如何？ 16 ns是非常大的。请注意，OFFSET IN约束不会强制输入延迟为您指定的延迟。它只是报告实施结果。要更改延迟，您需要执行诸如使用DCM进行相移或使用IOB中的I / O延迟功能之类的操作。 RTFDS。 ----------------------------是的，我这样做是为了谋生。以上来自于谷歌翻译以下为原文 qizhong19920114 wrote: The design I am doing uses a clock from a pin that is not initally intended to be a clock source and I can't change it now since the board is fixed. The clock is fed in from that pin (pin chana_ri) and is used as a clock for an state machine logic that sends out data. The clock to data delay is around 16 ns now, but I am trying to reduce it to within 10 ns. I tried OFFSET constraint which brings the delay down from 21ns to 16 ns. But what else can I use to bring the delay further down? Or if this is the best this FPGA chip (Spartan 3E) can do for the clock to data delay (16 ns), what is causing the delay this big? Clock to data delay as measured how? 16 ns is ridiculously large. Note that an OFFSET IN constraint doesn't force the input delay to be what you specify. It just reports the implementation result. To change the delay, you need to do things like use a DCM to phase shift, or use the I/O delay features in the IOB. RTFDS. ----------------------------Yes, I do this for a living.

2019-3-25 15:04:57 评论举报黄淳