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你好，
我是这个Xilinx设计套件的新用户，正在尝试使用我的老师指定的数字逻辑设计实验室。 目标是设计和构建计数器和7段解码器。 计数器需要能够从0到9计数，并在Nexys 2板上的7段显示器上显示其输出。 这些电路将在Xilinx ISE中实现。 到目前为止，我已经为显示的每个片段创建了一个真值表，并创建了k-maps来导出显示器的A-G的布尔表达式。 我已经采取了这些并创建了我的7段解码器，但我有点不确定如何将软件中的每个部分映射到我猜的适当位置？ 附上我的.ucf文件和我的顶级.sch，里面有我的解码器。 用户手册说： “这种信号连接方案创建了一个多路复用显示器，其中阴极信号对所有数字都是通用的，但它们只能照亮相应阳极信号被断言的数字段。” 我完全理解。 技术上有CD和CF打开将进入所有4个显示器，但只有显示阳极“信号断言？” 点亮。 什么是“信号断言？” 如果我只想让AN0亮起，我将如何在你的软件中向该阳极“断言”？ 到目前为止，我已经在.ucf文件中添加了SW0-3及其各自的位置，以及CA-CG及其位置。 我在每个输入之后，在我的***，在我的解码器之后为每个输出节点添加了一个OBUFF，对应于它在sseg显示器上的位置。 我怎么才能让第一个sseg显示屏亮起来？ 提前致谢 〜蒂姆欧文 lab4Top.sch 6 KB 
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9个回答
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t.owen276写道：
到目前为止，我已经为显示的每个片段创建了一个真值表，并创建了k-maps来导出显示器的A-G的布尔表达式。 我已经采取了这些并创建了我的7段解码器，但我有点不确定如何将软件中的每个部分映射到我猜的适当位置？ 专家提示： 合成器可以减少逻辑。 你不需要做k-map。 编辑：哦，等等，你正在使用原理图。 节哀顺变。 告诉你的导师，这是2013年，而不是1993年。 ----------------------------是的，我这样做是为了谋生。 |
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您是否必须使用原理图条目来实现您的设计？
我想原理图输入是正常的......如果您以前从未完成过编码，那么只会进行非常简单的设计，您很快就会开始使用HDL。 正如贝斯曼指出的那样，当使用像VHDL或Verilog这样的HDL时，你可以做的最糟糕的事情就是再次猜测分析器并手动优化布尔表达式。 太容易犯错误。 让编译器/分析器进行优化。 此外，除非它是你的任务的一部分，否则我不会构建真值表然后使用k-map减少以构造BCD到7-seg解码器。 在VHDL（例如）中，您可以在一个过程中使用case语句，这使得这更容易。 尝试从系统交互的角度思考。 你有一个运行在XX mhz的全局时钟，你需要使用一个计数器进行分频。 这反过来驱动一个BCD计数器，后者又驱动显示器。 所有这一切都假设你有一个数字显示在1 sseg显示屏上。 要扩展它，您需要添加一个解复用器来控制选择哪个显示器。 如果您有4个数字要控制，则创建一个2x4解复用器，并使用时钟分频器的中间2位作为demux的输入。 “输出”附加到阳极上。 这必须足够快地完成，以至于眼睛被愚弄到看到连续的显示而不是太快以至于led没有时间重置。 当然，这必须与您显示的数字的数字保持同步（1000，100，10，1） -------------------------------------------------- -------------------------------我喜欢这些书：Free Range VHDL（免费），http：//www.freerangefactory .org / site / pmwiki.php / Main / BooksVHDL for Logic Synthesis，Andrew RushtonFPGA Prototyping by VHDL examples，Pong P Chu |
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我有点知道这不是最有效的方法，但它是数字逻辑课程的介绍所以我猜我们只需从基础开始。
这些数字将来自交换机，这是完成本实验的指导原则之一。 我只想映射我想要使用sseg显示的其中一个开关（比如最后一个）吗？ 最终他希望我们实施一个计数器，但这将建立在这个实验室的基础上。 现在我只想要一个sseg点亮，并使用4个开关我想让数字显示在显示屏上。 基本上，我问： - 正确映射/输入软件的电路输入 - 我如何开启其中一个sseg显示器 谢谢 〜蒂姆 |
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那么对于项目的第一部分，您将在sseg显示屏上显示静态数字？
并且4个开关确定4个sseg显示中的哪一个“开启”？ 由于缺少一些位，我无法打开原理图。 但是我可以从你的约束文件中看到你没有映射阳极。 需要将阳极拉到地面才能打开显示屏。 您需要将其设想为一个黑盒子，其中有4个信号进入（开关），11个信号出来（共享的7个段和4个阳极）。 实际上你只需要2个开关来控制4个显示器，但我想这不是你的任务的一部分。 如果你真的很聪明，你只需要一个按钮...... 顺便说一句，如果你用Verilog或VHDL这样做，你会扣除积分吗？ 我问的原因是，在我提到的两种语言中，有一种更容易做到1000倍。 -------------------------------------------------- -------------------------------我喜欢这些书：Free Range VHDL（免费），http：//www.freerangefactory .org / site / pmwiki.php / Main / BooksVHDL for Logic Synthesis，Andrew RushtonFPGA Prototyping by VHDL examples，Pong P Chu |
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也许我误读了。
您是否希望4个开关确定第一个sseg上显示的数字？ 所以如果我选择1001然后显示9？ -------------------------------------------------- -------------------------------我喜欢这些书：Free Range VHDL（免费），http：//www.freerangefactory .org / site / pmwiki.php / Main / BooksVHDL for Logic Synthesis，Andrew RushtonFPGA Prototyping by VHDL examples，Pong P Chu |
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正确！
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也许这会打开？
这是我的项目文件。 也， “但是我可以从您的约束文件中看到您没有映射阳极。阳极需要被拉到地面才能打开显示屏。” 这个！ 如何将阳极映射到地面？ 我对这个软件很新。 谢谢 〜蒂姆 dldlab4.xise 34 KB |
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我可以打开你的原理图但是有未定义的引用。
无论如何，我看了你的电路板的原理图。 您的约束文件应如下所示： NET“阳极”LOC =“F17”; NET“阳极”LOC =“H17”; NET“阳极”LOC =“C18”; NET“阳极”LOC =“F15”; NET“sevenseg”LOC =“L18”; NET“sevenseg”LOC =“F18”; NET“sevenseg”LOC =“D17”; NET“sevenseg”LOC =“D16”; NET“sevenseg”LOC =“G14”; NET“sevenseg”LOC =“J17”; NET“sevenseg”LOC =“H14”; NET“开关”LOC =“G18”; NET“开关”LOC =“H18”; NET“开关”LOC =“K18”; NET“开关”LOC =“K17”; 只需将'0'分配给适当的阳极即可。 由于您使用的是原理图设计，我想您会在端口上添加一个接地符号（不知何故）。 真的，学习VHDL或Verilog，它更容易。 在使用原理图设计这个论坛时，你不会得到太多帮助。 -------------------------------------------------- -------------------------------我喜欢这些书：Free Range VHDL（免费），http：//www.freerangefactory .org / site / pmwiki.php / Main / BooksVHDL for Logic Synthesis，Andrew RushtonFPGA Prototyping by VHDL examples，Pong P Chu |
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只有小组成员才能发言，加入小组>>
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