请问有谁使用过Digilent的Atlys主板吗？

我正在为Atlys董事会设计;
期望在一两周内选一个。
与参考设计的不同之处在于我以两倍像素时钟频率运行视频逻辑。
这样做的原因是OSERDES无论如何都需要这个频率，因此它消除了时钟域。
它还消除了从像素频率转换为两倍像素频率的视频FIFO。
这让我想起，你不能通过简单地放置一个以像素速率频率发送DDR像素的电路来移除FIFO吗？
要做到这一点，必须将像素时钟放入结构中（即关闭BUFG时钟路径，以便它可以用于常规逻辑）。
一个用切换进行，在下降时钟注册，然后在两个寄存器之间进行XOR功能。
在我重新编写逻辑以使系统以像素频率的两倍运行之前，我重新编码HDMI编码器以使用1/3的区域。
这将使用VEncode.vhdl和DISPCNTR.SCH（原理图）替换XAPP495中的“encode.v”。
基本思想是以数学方式分析算法，消除冗余逻辑，并设计为Spartan-6 CLB的双输出LUT-6结构。
有兴趣的人我会发布文件。

谢谢卡尔，我很想看到它！

Hi Sleary78，
您是否设法在Atlys上运行MIG生成的DDR2控制器？
- 终端等的MIG设置/参数是什么？
你能分享一下吗？
你可以获得什么读/写带宽？
- 我一直在问这些事情，Atlys的支持从来没有得到实质性的答案。

我还没有尝试过记忆。我发现相关参数需要确定
检查手册或原理图。
与此同时，我推迟发布HDMI编码器，直到我制作了这个方法
实现更容易作为库部件访问。
效率来自于
安排成对的信号以适应LUT6_2s，并通过良好的配合
运行差距的CARRY4。
运行差异需要一个4位计数器（作为5位实现中的低位）
卡住了，所以被忽略了。
需要在-5到+5之间添加或减去常量
它。
因此可以将其视为具有4个控制信号的增量电路。
这非常适合切片。
我创建的一般切片（但未完全测试）
有一个std_logic_vector输入，它给出了递增的数字
（或加载），std_logic_vector（3 downto 0）控制什么操作
完成，一个16宽的字符串，定义16个操作（添加或加载），和
16个整数的数组，用于给常量加载或添加。
（减去，
你使用2s补充/混乱随身携带）。
对于DDR SDRAM，我使用的.xco值是：
## BEGIN项目OptionsSET addpads = falseSET asysymbol = trueSET busformat = BusFormatAngleBracketNotRippedSET createndf = falseSET designentry = VHDLSET device = xc6slx45SET devicefamily = spartan6SET flowvendor = Foundation_ISESET formalverification = falseSET foundationsym = falseSET implementationfiletype = NgcSET package = csg324SET removerpms = falseSET simulationfiles = StructuralSET speedgrade = -
3SET verilogsim = falseSET vhdlsim = true #END项目选项#BEGIN SelectSELECT MIG_Virtex6_and_Spartan6系列Xilinx，_Inc。
3.7＃END选择#BEGIN参数CSET component_name = DDRSDRAMCSET xml_input_file =。/ DDRSDRAM / user_design / mig.prj #END ParametersGENERATE #CRC：4f566fd2
和datasheet.txt：
CORE Generator选项：目标设备：xc6slx45-csg324速度等级：-3 HDL：vhdl综合工具：Foundation_ISEMIG输出选项：组件名称：DDRSDRAM控制器数量：1硬件测试台：禁用
控制器选项：存储器：DDR2_SDRAM设计时钟频率：2500 ps（400.00 MHz）存储器类型：元件存储器部件：MT47H64M16XX-25E等效部件：MT47H64M16HR-25E行地址：13列地址：10存储区地址：3数据屏蔽：
启用
内存选项：突发长度：4（010）CAS延迟：5 DQS＃启用：启用DLL启用：启用 - 正常OCD操作：OCD退出输出驱动强度：减少强度输出：启用附加延迟（AL）：0 RDQS启用：禁用RTT
（标称值） - ODT：50欧姆高温度自刷新率：禁用
FPGA选项：地址和控制类：II类数据：II存储器接口引脚端接：CALIB_TERM DQ / DQS：25欧姆旁路校准：启用内存控制器调试信号：禁用输入时钟类型：单端

我通过以下方式得到了MIG： -
http://tristesse.org/XilinxMIGTutorial

嗨，
我正在使用Digilent Atlys板来学习EDK流程并熟悉EDK中的各种IP内核。
在尝试使用UART核心时，我无法从Hyperterminal中获取价值。
我尝试使用'hello world.c'应用程序，并尝试使用自定义IP，因为我正在向UART提供一些预定义的值。
但没有任何结果。
有时我会收到一些垃圾字符，但它只有一些版本。
好吧，你能帮我解决这个问题。
在这一点上，我有一些清晰的文档可以告诉我如何使用Atlys板来调出UART。
我欢迎任何关于这个问题的想法。
请将副本标记到我的下面的电子邮件中。
谢谢，
Ipsita
邮件号码：ipsita@lekhawireless.com

请开始一个新的主题，可能在其中一个EDK论坛。
您是否使用示波器检查了UART输出（在FPGA和USB芯片之间）？

我可以在示波器中看到传输的数据来自FPGA（UART-TX）。
它的UARTframe与波特率的时序也很好。
我将开始一个主题。

嗨，
我需要有关使用HDMI端口获取数据的信息。我正在使用atlys spartan 6 FPGA（LXS45）。
你是怎么做到的？
另外，我使用的是ISE webpack 14.5。
谢谢，

请开始一个新的线程，而不是复活这个古老的，无关的。你想要进出什么样的数据？
视频数据还是其他什么？

嗨，我已经创建了一个新帖子。
您是否能够澄清我对HDMI输入和ucf文件的疑虑。谢谢

关于这款来自Digilent的ATLYS板，内存现在是MIRA制造的（没有信息或数据表通过互联网），MIG无法为MIRA配置合适的MCB：Xilinx MIG不支持ATLYS内存，你需要“补丁”
“为MICRON生成的文件。
这是一个公牛** ble更像是一块FPGA板，这个ATLYS。
我强烈建议永远不要使用DIGILENT BOARDS，因为你永远不会知道你会发现什么组件。
并且可能他们的cmponents不会受到像MIG这样的原始Xilinx开发工具的支持。
我是一个非常失望的ATLYS客户（电信工程师），ATLYS随时准备把它丢给垃圾箱。
我建议使用原装SP601或SP605。

奇怪的！
你介意告诉我MIRA部件上的部件号或标号，以便我可以更新我的Atlys页面吗？

嗨，任何人都可以输入一个简单的VHDL代码用于写入和读取atlys板上的ddr2内存吗？
谢谢

joelby写道：很奇怪！
你介意告诉我MIRA部件上的部件号或标号，以便我可以更新我的Atlys页面吗？
当然是。
制造商：Deutron（***）
型号：P3R1GE4EGF（无数据表，但相当于部件P3R1GE4JGF）
低成本的等效部分。
感谢DIGILENT。

DIGILENTINC（美国）建议使用ELPIDA等效部件，但DIGILENT.ro建议使用MICRON等效部件。
为了增加DIGILENT的好处，这是一个疯狂而愚蠢的变化。
感谢DIGILENT。

仅供参考 - 美光最近购买了尔必达。
过去访问Elpida数据表一直是个问题，也许与美光公司合并后的问题可能不那么严重。
DRAM是一项棘手的业务，产品可用性通常是个问题。
我不会太快判断Digilent是邪恶的还是邪恶的。
如果Digilent承包他们的元件采购和电路板组装，我不会感到惊讶，在这种情况下，供应商决定用另一个等效部件替换Micron或Elpida元件。
这是每天完成的，您应该能够使用原始的Elpida或Micron设备配置文件来“构建”您的设计。
- 鲍勃埃尔金德
签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。
阅读手册或用户指南。
你读过手册了吗？
你能找到手册吗？2。
搜索论坛（并搜索网页）以寻找类似的主题。
不要在多个论坛上发布相同的问题。
不要在别人的主题上发布新主题或问题，开始新的主题！5。
学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。
提供有用的详细信息（请与网页，数据表链接）.7。
您的代码中的评论不需要支付额外费用。
我没有支付论坛帖子的费用。
如果我写一篇好文章，那么我一无所获。

有没有人在设计中成功使用过MIRA部件？
我尝试使用参考手册中推荐的等效部分跟随Atlys MIG教程，但没有运气，数据表中的时序参数似乎与核心发生器时序设置相匹配。
我将校准完成信号输出到电路板的LED并且没有得到任何反转，所以我最好的猜测是校准没有成功完成，但是我不知道从哪里去进行故障排除。

所以我设法让它运作起来。
似乎Atlys教程中项目顶部文件中的重置信号有问题。
一旦我得到一个稍微更有用的演示与我的Atlys板一起工作，我会发布我的完整代码给其他任何偶然发现这个线程的人。

嗨，
我遇到了同样的问题。
校准信号没有上升。
你能告诉我你是如何解决这个问题的吗？
提前致谢
阿里