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是否可以在Verilog组件中直接分配单独的PLD块,然后使用由C代码产生的Cyfter映射来动态地重新编程产品术语?
本质上,我希望将并行输入信号与测试键数组进行比较,其中路由是固定的,但需要在运行时重新编程比较(和掩码)。 一种替代方案是使用具有并行输入的时间复用数据通路阵列。也许FIFO可以通过周期性地缓冲缓冲器来存储四个关键字节。并行输入似乎占用了大量的状态单元。 不幸的是,索引的DMA表现出足够长的潜伏期对于这种用途来说是不切实际的,除非可能提前触发触发。此外,它们不能到达位带SRAM区域。最后一个选项可能是对DFB装备的部件进行弹跳,并尝试对其内部内存进行某种形式的哈希表比较,尽管我真的不知道这是否可行。 最后一个免责声明:我仍然对PSoC环境和HDL业务非常陌生,所以我仍然有一个微弱的想法,如何最大限度地利用这些资源。如果动态PLD组件是不可行的,请自由提出任何实现相同目的的替代方法。 |
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2个回答
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老实说,我不太确定。
为了给你一点上下文,应用程序是一个调试器,其中系统在地址总线上进行嗅探,并将这些与一些奇数的控制信号进行比较,以对断点阵列产生总线周期的组合命中/未命中指示符。没有固定的目标量,但显然我能挤出的越多越好。 不管怎样。我认为你指的是用并行输入设置UpDATASPATE来捕获地址,并使用算术比较函数来测试寄存器中存储的断点值。如果是这样的话,那是我迄今为止一直使用的方案,它确实起作用了。不幸的是,它有点资源匮乏,每UDB数据路径产生两个8位比较器。也许通过五次多路复用AX/DX/FX寄存器。 在纸上,PLD也会很适合这个目的,我希望能作为替代品来尝试。地址位将映射到输入PLD输入,每个产品术语用作单个比较器,每个UDB产生8x2 12位比较器。诚然,当链接比比较器更宽时,它也有更多的内容,但这是我的基本思想。 坦率地说,这整个程序无法理解的是如何明确地分配12C4 PLD块与期望的输入/输出路由,使得形成产品术语的真/补码配置寄存器可以在运行时编程。也许这不被支持,但是架构手册提到在代码中直接读取并行PLD输出,所以我认为它可能是一个预期的用例。 老实说,这整个可编程硬件业务对我来说有点像丛林。在优化设计以充分利用可用资源的所有新选择对于面向性能的编码器既是挑战又是诅咒。 |
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也许我的想法太简单了:
为什么不使用一组(在PSOC5中有24个)与控制寄存器一起设置值来比较。甚至数字复用器也可以用于信号的路径。PLD的编程将是复杂的。执行PLD功能的有“寄存器”(实际上是内存位置),但您必须提供“80”中的“PLD汇编程序”。 只是一个想法。 鲍勃 |
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