完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
我可能在Xilinx应该看到的原理图中发现了一个错误。
简而言之，似乎可以交换CFP2和QSFP时钟。 在原理图的表57中，CFP2和QSFP时钟输入到时钟恢复芯片U57。 它们的输出被路由到FPGA。 在Sheet 57上，CFP2_REFCLK信号输入到U57，相应的输出为SI5328_CLOCK2_C。 该输出信号被路由到表14上的Bank 127的收发器“QSFP”组。 相反，QSFP_REFCLK信号输入到U57，相应的输出为SI5328_CLOCK1_C。 该输出路由到“CFP2”组收发器，Bank 15在Sheet 15上。 如果我正确读取原理图，这两个时钟信号应相互交换。 否则，这些模块的两个SerDes库将使用错误的时钟。 附： 我试图在这个问题上打开服务请求，但网站不允许我这样做。 我试过多个浏览器（Chrome，IE 11），清除缓存/历史记录，尝试隐身模式等等，都无济于事。 希望这篇文章能够成为Xilinx审查原理图的充分机制。 
0
|
|
相关推荐
3个回答
|
|
|
@pzabinski我正在研究它。
会及时向大家发布。 -Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- |
|
|
|
|
|
@pzabinski
看起来U57和Bank 127/129布局的输出是正确的，但U57的输入是交换的。 QSFP_RECCLK_C_P / _N应连接到CLK2_P / _N，而CFP2_RECCLK_C_P / _N应连接到CLK1_P / _N。 这不应该影响任何事情，这是文档问题。 我对此有现场CR＃873205，将相应更新原理图。 感谢您让我们知道。 -Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- |
|
|
|
|
|
|
|
|
2019-9-30 10:42:37
评论
|
|
只有小组成员才能发言，加入小组>>
2424 浏览 7 评论
2826 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2294 浏览 9 评论
3375 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2465 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1238浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
590浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
453浏览 1评论
2006浏览 0评论
732浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1979
淘帖
1506
