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实体phytoFPGA是
港口（ PHY_RXCLK：IN STD_LOGIC; PHY_RXCTL_RXDV：IN STD_LOGIC; PHY_RXD0，PHY_RXD1，PHY_RXD2，PHY_RXD3，PHY_RXD4，PHY_RXD5，PHY_RXD6，PHY_RXD7：IN STD_LOGIC; PHY_TXD0，PHY_TXD1，PHY_TXD2，PHY_TXD3，PHY_TXD4，PHY_TXD5，PHY_TXD6，PHY_TXD7：OUT STD_LOGIC; PHY_TXC_GTXCLK：OUT STD_LOGIC; PHY_TXCTL_TXEN：OUT STD_LOGIC; ）; IF（PHY_RXCLK ='1'和PHY_RXCLK'EVENT）然后 IF（PHY_RXCTL_RXDV ='1'）那么 PHY_RXD0 PLACE：1136-此设计包含一个全局缓冲区实例，驱动网络，驱动以下（前30个）非时钟加载引脚 。由于全局布线的限制可能导致过度延迟，歪斜或不可路由的情况，因此不建议在SPARTAN-6中使用。 如果我删除if语句我没有得到这个错误，但rx没有接受输入 我正在使用ADRESS 172.20.1.1 我没有在CHIPSCOPE中获得产出 
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5个回答
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嗨，
看看错误，它似乎是关于BUFG的放置问题，因为在斯巴达6中对BUFG有一些限制。 你对BUFG有任何位置限制吗？ 你可以试试下面的吗？ 你可以删除ucf并查看设计位置和放大器吗？ 路线成功？ 尝试删除BUFG / DCM上关于错误实例的位置约束？ 请查看以下链接，看看是否有帮助http://www.xilinx.com/support/answers/33025.htm 此致，Achutha -------------------------------------------------- -------------------------------------------请注意 - 请标记答案 如果提供的信息有用，请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- -------------- |
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您发布的代码似乎不是您用于合成设计的实际代码，因为没有围绕时钟语句的进程，并且赋值的两侧都是相同的PHY_RXD0
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我无法找到PHY_RXCLK，PHY_RXCTL_RXDV，PHY_TXC_GTXCLK，PHY_TXCTL_TXEN是否正在接收输入并给出输出........我将我的代码转换为使用JTAG并且我在lappy和sp605板之间连接了以太网电缆，所以我正在ping
汽车无 doubt.txt 2 KB |
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我正在发送我实际上正在尝试实施的方块
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只有小组成员才能发言，加入小组>>
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