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我想产生时钟脉冲的频率变化自动从100kHz至与100Hz步即在每1ms 400kHz。
t＝0 f1＝100kHz， t＝1ms f2＝（f1+100Hz） …… T＝3000毫秒F＝400 kHz t＝3010MS F＝（400 kHz～100Hz） …… T＝6000毫秒F＝100kHz 等等。我想在没有任何软件介入的情况下做到这一点。请提出可行的方法。 
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我想产生一个时钟脉冲，其频率从100kHz到400 kHz自动变化，每1ms的频率为100Hz。
你需要一个百分之025的精度解决方案，所以使用内部时钟和它们的除法器或WaveDAC8 组件是不可能的。 几种方法- 1）外部DDS芯片 2）外部锁相环 3）Verilog数字频率发生器解决方案 最大时钟F你需要看看这是否可行。 柏树制造可编程时钟 CyPress公司 问候，Dana。 |
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谢谢DAAA，但是我想用PSOC5内部组件来实现它。我不想添加额外的组件来添加到电路中。实际上，我想在PSoC内部复制一个外部时钟设备。
Verilog组件可能是个好主意，请大家分享一些参考。 |
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我可以在PSoC世界看到的唯一可行的解决方案是一个32位宽udb组件执行工作。
这必须在一个HDL（硬件描述语言）进行“Verilog”已经是与造物主的软件一起安装。我承认：这不是一件容易的事，但可以做到。 提到UDBs运行到含有二FIFO，48mhz一些寄存器，可编程逻辑和算术逻辑单元，可编程来执行一些简单的算术运算。 一个组件建立这种方式可以在设置运行独立于CPU的介入。 鲍勃 |
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如果你检查基本问题，你的HF时钟需要400 kHz / 1kHz的步长=
4兆赫。但事实上，你想要一个100千赫的线性关系。 400千赫，使地方的进一步需求启动时钟F分数分频器链， 我想。 你可能会调查数字频率发生器从FPGA家伙看看Verilog 你可以从他们那里得到错误的计算。 我想“Verilog频率发生器”，有不少打。 问候，Dana。 |
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@罗塞塔，
在Verilog和Demo项目中可以找到PSOC5LP 24位可调谐的频率DDS组件实现。24bit＝0.01-0.1Hz精度在100-400 kHz范围内。在1ms周期内SWI中断更新频率不存在任何问题。 如果你想在没有软件代码参与的情况下这样做，你可以通过移除控制寄存器来修改这个组件。请注意，Verilog核心从寄存器中获取数据作为并行总线，因此对于纯HW实现，您需要通过硬件来代替那些控制总线来馈送这些总线。 奥迪赛1 |
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感谢你们所有人，你们真的给了我一个思考的方向。我会带着一些工作和成果回来，给我一些时间来四处游荡。
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罗塞塔
附件是演示项目：DDS扫频发生器与硬件更新。它在100kHz～100kHz、1毫秒/步的100kHz～400 kHz的范围内产生数字输出（50%占空比）。您可以更改开始频率、频率步长、步骤数、更新间隔。为了达到最佳精度，均衡器稳定时钟。无XTAL频率噪声约为1E-3，XTAL精度约为1E-6。 项目基于自定义DDS24组件，用Verilog编写，用于PSoC5LP（不适合PSoC4）。包括DDS24组件库。将组件添加到CyRoGoto项目-& GT；依赖项& &用户依赖项和ADDDDS24.CYPRJ文件中。 奥迪赛1 扫描频率发生器 575.4 K |
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