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我是使用virtex 4的先行者。
我正在使用ISE xilinx13.1和verilog。 我通过配置LVCOM33，拉式无，转换速率快，为j6端口的pin2分配了一个时钟输入信号。 但我无法观察到波形。 任何人都可以指导我 - 如何使用I / O？ 
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>我为j6端口的pin2分配了一个时钟输入信号....但我无法观察到波形。
如果FPGA引脚是输入并且没有附加任何内容，则无需观察。 >我想知道，如何将输出分配给J6（单端）连接器？ 为此提供步骤。 首先，确定连接到连接器的FPGA的引脚号 其次，为您的设计添加符合您的设计和此引脚编号的位置约束 例如：NET my_output LOC = ZZ99; ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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请详细解释你的意思是“延迟”切换'a'
------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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只有小组成员才能发言，加入小组>>
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