完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
我是使用virtex 4的先行者。
我正在使用ISE xilinx13.1和verilog。 我通过配置LVCOM33，拉式无，转换速率快，为j6端口的pin2分配了一个时钟输入信号。 但我无法观察到波形。 任何人都可以指导我 - 如何使用I / O？ 
0
|
|
相关推荐
5个回答
|
|
|
None
|
|
|
|
|
|
|
|
|
|
|
|
>我为j6端口的pin2分配了一个时钟输入信号....但我无法观察到波形。
如果FPGA引脚是输入并且没有附加任何内容，则无需观察。 >我想知道，如何将输出分配给J6（单端）连接器？ 为此提供步骤。 首先，确定连接到连接器的FPGA的引脚号 其次，为您的设计添加符合您的设计和此引脚编号的位置约束 例如：NET my_output LOC = ZZ99; ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
|
|
|
|
|
|
|
|
|
|
|
请详细解释你的意思是“延迟”切换'a'
------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
|
|
|
|
只有小组成员才能发言，加入小组>>
2384 浏览 7 评论
2800 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2264 浏览 9 评论
3336 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2431 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
759浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
548浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
371浏览 1评论
1966浏览 0评论
685浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1164
评论
淘帖
4006
