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电子发烧友论坛|
嗨，大家好，
我们的目标应用需要14个传感器的数字滤波，即14个IIR滤波器（第4阶BPF）。我们可以用数字滤波器块来实现2个以上的滤波器吗？ 此外，我们可以实现一个数字过滤器编写一个新的组件UDBs？ 谢谢你，约翰 
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19个回答
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约沃夫
把这篇文章读到最后： HTTP//www.类比EETIM.CON/En/SAMPLE-多通道同时同步-A单ADC HTML？CMPYID＝71和NeXyID＝222902424和页＝0 看来你的任务（理论上）是可以完成的。实际上，正如上面提到的鲍伯，您需要联系作者（K.Casor PrRy）以获得帮助，因为没有给出代码示例。 奥迪赛1 |
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PSOC5中的数字滤波器块是一个相当复杂的硬件部分，只有两个通道是可访问的。
所以我想到了两个解决方案： 软件：根据频率需求，软件过滤器可以占用大量CPU功率，因此研究单个信道计算使用多少，将揭示多少过滤器可以并行运行。 UDB硬件：有24个8位宽的“通用数字块”，包含几个寄存器，一个可以执行一些整数逻辑和算术运算的ALU。所以只要把滤波器减少到“整数-世界”中去就可以解决。 两者的结合，硬件帮助软件计算，可能是最有力的解决方案。请记住，DMA系统可以用于在组件和UDB之间传输数据。 鲍勃 |
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目标应用需要非常低的功耗，所以最终的选择取决于每个解决方案所需的电流消耗。
如果我理解正确的话，就没有办法在DFB实现超过两数字滤波器。 我相信，硬件的解决方案，在UDB中实施过滤，会消耗更少的功率比使用CPU所以我会工作到那个方向。如果完整的滤波器（S）不符合现有的UDB中然后我会尽量遵循软件和硬件的组合作为你的建议。 还有一个问题。我可以用VHDL语言，因为我，或者我应该迁移到Verilog HDL语言熟悉吗？ 非常感谢你的回复。约翰 |
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澄清一个误解：我不是在谈论功耗，我在谈论MIPS，软件过滤器可以使用很多CPU周期。
我总是用Verilog编程UDB中，它已经融入了创作者。有一些文件（已安装的创建者）：一个组件的作者指南和经Verilog参考指南，无论您的PSoC creator3.1 组件开发包在找 鲍勃 |
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谢谢你的回复。
对不起，这个问题轰炸。的dbfv1.30成分表说，“此外，系统软件可以负荷的样品或系数数据或从DFB数据公羊，重新过滤操作在不同的块模式，或两者。这允许多通道处理或更深的过滤器比在本地内存的支持。”23页。 我很困惑。这是否意味着我可以用DFB构件实现超过2过滤器？ 约翰 |
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恐怕，不超过两个（2）渠道可能。在DFB汇编组件使两通道，一看：是真的，例如我可以直接创建一个答案从柏树。支持&；社区>；技术支持- >；创建一个例如我。
你能告诉我们一点关于你的输入信号的频率？ 鲍勃 |
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输入信号的采样频率约为1kHz。考虑到14个信号，14kHz就足够了。
为了获得期望，您需要对输入FRQ进行过采样10。 反应。使用筛选器向导并用级联双二元进行实验以获得 LPF和采样率效应。 您可以考虑使用DFB汇编程序来共享DFB和可能的时间。 得到你正在寻找的推力。在我看来，我认为目标是积极的， 如果可能的话，只有一个测试案例会显示出来。 HTTP://www. CyPress？COM/？RID＝60720 DFB汇编程序，MAC主题 HTTPS://www. Youtub.com /手表？V= 2UC4GCOHKK8 DFB视频第一部分 HTTPS://www. Youtub.com /手表？V= 6TrgCNWAI8M DFB视频第二部分 HTTPS://www. Youtub.com /手表？V= NIA4X7GES3K DFB视频第三部分 问候，Dana。 |
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谢谢你的回信和你共享信息。
目标应用程序将便携式装置，这就是为什么我们需要降低功耗。到目前为止，包括优化整数运算，浮点数和最小尺度上保持精度。 我知道目标非常雄心勃勃。将考虑过采样建议…即使它几乎杀了我：）我使用的滤波器的仿真MATLAB和我会检查不同采样频率的影响。我还将学习DFB来创建测试应用程序。 约翰 |
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你可以与FieldWiZARD@ CyPress网站取得联系，并寻求指导。
Kendall Castor Perry。 或立案 在柏树创建一个技术或问题案例 CyPress网站 “支持” “技术支持” “创造一个案例” 你必须先在赛普拉斯网站上注册。 问候，Dana。 |
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我相信你已经考虑过了，但是一次测量需要多长时间呢？还是必须持续一次？
14个输入必须同时采样，或者在两者之间有一个（更长）的时间偏移吗？ 最后将14个过滤值转到哪里？ 鲍勃 |
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加入小组1913 浏览 1 评论
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