完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
嗨，我想问一下是否有人可能知道我的问题的解决方案......
好吧，我正在使用Atlys板来捕获和处理从数码CMOS相机获得的数据。 系统在Simulink中的系统生成器下创建，然后在Xilinx ISE中编译为.bit文件。 系统被设计为多重锁定域，其中第一个域只是获取数据并负责写入和重置共享FIFO，并且从相机计时（因此也以相同的时钟速度运行 - 大约8MHz） - 此信号用于 Sys.gen。 具有适当时钟引脚的FPGA时钟属性。 第二个域负责图像处理操作，此域的其他内容和时钟速度从时钟引脚L15设置为100MHz，因为我们希望处理数据的速度比获得的速度快。 一切似乎都没问题，simulink下的模拟显示了相当不错的结果，但是当发送到FPGA时它根本不起作用.... 当系统被修改为仅由单个时钟域驱动时，由相机的频率驱动，它工作得非常好，并且数据可以被黑猩猩捕获并在PC上观察。但是多重锁不想工作， 黑猩猩正在下降，但有些错误。 那么，有人可以告诉我一些建议吗？ 在此先感谢，O。 
0
|
|
相关推荐
5个回答
|
|
|
感谢您的帮助和快速回复Bob：smileywink：...
问题终于解决了（希望......），多个系统生成器和我（当然）的耻辱。 对于所有其他人： 多个系统生成器实际上并不存储或使用时钟引脚位置，即使您认为自己很聪明并且在Sys.gen中包含它们。 在指定子系统中的令牌，在Xilinx ISE中实现系统时必须包含.ucf文件，在时钟的全局周期约束中更改名称“clk”（类似于“something_cw_clk”）并添加时钟引脚位置... 在原帖中查看解决方案 |
|
|
|
|
|
您的设计的哪一部分按预期工作？
你能缩小设计的哪些部分失败吗？ 你有创建时间限制吗？ 合成和时序分析器工具是否有任何警告信息？ 我最喜欢的设计“不起作用”的警告是检查你的设计是否有异步输入和时钟域交叉处理不当。 您对单时钟和多时钟版本的体验似乎指出了时钟域交叉问题的失败。 如果您无法完整地调试您的设计，那么除了以较小的位重新构建您的设计之外别无选择，并且一次一个块地调试您的设计，直到您重新构建整个设计。 - 鲍勃埃尔金德 签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。 阅读手册或用户指南。 你读过手册了吗？ 你能找到手册吗？2。 搜索论坛（并搜索网页）以寻找类似的主题。 不要在多个论坛上发布相同的问题。 不要在别人的主题上发布新主题或问题，开始新的主题！5。 学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。 提供有用的详细信息（请与网页，数据表链接）.7。 您的代码中的评论不需要支付额外费用。 我没有支付论坛帖子的费用。 如果我写一篇好文章，那么我一无所获。 |
|
|
|
|
|
好的，系统有部分：
1.输入域 - 大约运行 摄像机8MHz，时序分析说最大。 频率在220MHz左右，与单时钟系统分开测试，实际效果很好 2.system域 - 测试时带有100MHz的时序约束错误（他们无法在不到12ns的时间内在几条路径上进行测试...... 100Mhz超过10ns）所以系统设置为12ns，也是15ns。 现在没有错误，但仍然无法正常工作......这让我想到在Atlys上生成时钟而不使用打包的100Mhz振荡器进行计时......而不是使用单独的振荡器，让我们说66Mhz有步进时间 15ns .. 是的，我对sys.gen很怀疑。 多时钟交叉与共享FIFO的功能（我尝试了两个版本 - 块ram和板载ram具有相同的结果）... 谢谢，O。 |
|
|
|
|
|
如果您的设计在冷藏时可靠运行（例如使用冷冻喷雾），那么最大的问题是工作频率（速度）。
如果在冷却时仍然发生故障，但故障频率发生变化，则表明可能存在时钟域交叉问题或信号完整性（例如，错误的IOSTANDARD）问题。 如果您的设计在相同的情况下无论是否冷却，这都表明可能存在逻辑错误。 您必须找到一种方法将故障隔离到一组可管理的代码或函数。 ...这让我想到了Atlys上的时钟生成而没有使用打包的100Mhz振荡器进行计时......而不是使用单独的振荡器，比如说66Mhz的步进时间为15ns。 将100MHz时钟除以2（1位计数器将执行此操作），使用BUFG缓冲生成的信号，并且您具有即时50MHz时钟。 - 鲍勃埃尔金德 签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。 阅读手册或用户指南。 你读过手册了吗？ 你能找到手册吗？2。 搜索论坛（并搜索网页）以寻找类似的主题。 不要在多个论坛上发布相同的问题。 不要在别人的主题上发布新主题或问题，开始新的主题！5。 学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。 提供有用的详细信息（请与网页，数据表链接）.7。 您的代码中的评论不需要支付额外费用。 我没有支付论坛帖子的费用。 如果我写一篇好文章，那么我一无所获。 |
|
|
|
|
|
感谢您的帮助和快速回复Bob：smileywink：...
问题终于解决了（希望......），多个系统生成器和我（当然）的耻辱。 对于所有其他人： 多个系统生成器实际上并不存储或使用时钟引脚位置，即使您认为自己很聪明并且在Sys.gen中包含它们。 在指定子系统中的令牌，在Xilinx ISE中实现系统时必须包含.ucf文件，在时钟的全局周期约束中更改名称“clk”（类似于“something_cw_clk”）并添加时钟引脚位置... |
|
|
|
|
只有小组成员才能发言，加入小组>>
2360 浏览 7 评论
2780 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2247 浏览 9 评论
3324 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2413 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
729浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
524浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
336浏览 1评论
742浏览 0评论
1935浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1099
评论
淘帖
3469
