请问FPGA作为SPI从器件是正确的做法吗？

嗨，
我正在使用Spartan 6将Raspberry Pi板连接到开发板。我想使用SPI进行此操作。
由于开发板的设计方式，这意味着我需要将SPI CLK和DATA连接到标准IO引脚。
我知道需要使用双缓冲来桥接时钟域以防止亚稳态。
这样做我没有看到太多问题：只有一个8位寄存器和一个字节准备就绪的信号需要与内部结构时钟同步。
我并不是想要获得巨大的数据速率（实际上数据将进入FIFO，因此RPi将在写入每个字节之前使用GPIO检查FIFO FULL信号。这意味着只有每25us写一个字节
我想时钟频率为15MHz，如果有必要，甚至可以减少它。
这是我的verilog。
它模拟了很好，我正在进行基准测试。
模块my_spi_in（// RPI时钟域输入i_RPI_spi_data，输入i_RPI_spi_clk，输入i_RPI_reset，//内部64MHz域输入i_sys_clk，输出[7：0] o_data，输出o_fifo_write）; //在RPI时钟域寄存器中注册[7：0] r_RPI_shift_in = 8
'b0; reg [2：0] r_RPI_ctr = 3'b0; reg r_RPI_word_done = 1'b0;
// synchronization registersreg [7：0] r_data_sync_1 = 8'b0; reg [7：0] r_data_sync_2 = 8'b0; reg [2：0] r_word_done_sync = 3'b0;
// RPI时钟域：输入移位寄存器logicalways @（posedge i_RPI_spi_clk，posedge i_RPI_reset）beginif（i_RPI_reset == 1'b1）beginr_RPI_shift_in r_RPI_ctr endelse beginr_RPI_ctr r_RPI_shift_in endend
// RPI时钟域：word donealways @（negedge i_RPI_spi_clk）beginif（~i_RPI_reset＆amp;＆amp; r_RPI_ctr == 3'b000）r_RPI_word_done else r_RPI_word_done end
// sync registersalways @（posedge i_sys_clk）beginr_data_sync_1 r_data_sync_2 r_word_done_sync [0] r_word_done_sync [1] r_word_done_sync [2] end
assign o_data = r_data_sync_2; assign o_fifo_write = r_word_done_sync [1]＆amp;＆amp;
〜r_word_done_sync [2];
endmodule
在我的.ucf文件中，我只有以下内容，告诉ISE这不是一个“真正的”时钟：
#RPI SPI clockNET“i_RPI_spi_clk”CLOCK_DEDICATED_ROUTE = FALSE;
我的问题：这是正确的做法吗？
我还需要做其他事情吗？
（理想情况下，也可以为SPI时钟和数据设置一些时序约束。（
先谢谢你的建议。