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我是这个论坛的新手。
在此先感谢您的帮助。 在我的设计中，SPARTAN6（XC6SLX25）是SPI从器件。 Master和Slave SPI都在同一块板上。 SPI master是基于u控制器的芯片。 他们有共同点。 当SPARTAN6复位时，输入SPI时钟和MOSI信号如预期。 通过示波器观察SPI信号。 当只在FPGA上配置SPI模块时，SPI时钟和MOSI信号仍然如预期的那样。 当更多模块添加到从SPI模块以处理FPGA模块中FPGA模块接收的数据时，来自主SPI的SPI时钟和MOSI信号失真。 我检查了电源，在SPI转换期间，没有发生电源电压降或接地反弹。 当FPGA配置为SPI从器件时，主SPI的SPI时钟和MOSI信号失真的原因是什么？ 谢谢， 
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7个回答
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2019-8-9 09:44:15
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嗨丹，
1.您的SPI时钟速度是多少？ -30MHz 2.端口的两端运行的电压是多少？ SPI Master是3.3V逻辑。 在FPGA方面; 我没有在约束文件中分配任何逻辑级别。 但相应的IO Bank（2）电压（VCCO_2）设置为3.3V。 |
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2019-8-9 10:05:22
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嗨@ hpoetzl，
谢谢你的建议。 在我的FPGA代码中，SPI时钟被定义为输入。 在约束文件中，它被分配给正确的引脚。 有没有其他方法可以查看/检查apin是否已正确配置为输入？ 有关SCLK引脚的一点，我必须在配置完成后使用FPGA主SPI配置时钟（CCLK）引脚，因为我想从另一个SPI PROM配置FPGA。 在第56-57页的UG380（配置用户指南）中，Xilinx建议在CCLKline上使用终端电路。 这是一个100欧姆的分压器，用于50欧姆匹配。 我认为1.8V偏置与这个匹配电路有关，但我不确定。 配置完成后，现在我想将此行和引脚用于我的应用程序的FPGA从代码的SCLK输入 配置后，此特殊引脚（CCLK）是否可能在输出条件下卡住？ 此致 |
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2019-8-9 10:23:28
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只有小组成员才能发言，加入小组>>
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