[问答]

为什么斯巴达6上的xapp1015信号的宽度不是稍大就是稍小？

问答对人有帮助，内容完整，我也想知道答案 0 我在spartan 6上使用xapp1015用于dvb-asi RX和TX。源侧和下沉侧都是斯巴达6 FPGA。我发现信号的宽度比源侧1~3个时钟周期（时钟频率为27MHZ）稍大或稍小，当一个预测信号从源侧发送时。为什么会这样？附上我的项目文件。 DP_PURE_FIBER_CABLE_SOURCE_TEMP_FPGA_ONLY_1_X9_20180515.zip 6729 KB 0
2019-8-7 10:07:31　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答举报柴扉相关推荐 • 不能让Atlys斯巴达6板发挥作用 1621 • 如何解决实现斯巴达6上VHDL顶级模块的缺陷？ 1452 • xapp524 12位1线模式不会合成的原因是什么？ 3526 • 如果设计具有x8数据宽度接口并需要间接编程，是否有任何解决方法？ 1425 • 如何在xapp495中获得正常模拟TMDS信号？ 1664 • sp605嵌入式套件斯巴达6 ic损坏 1076 • 实现XAPP860时出现问题如何解决 1393 • xapp1218移植到zedboard板子上大体流程是什么？ 304 • Xilinx Vertex-4 DSP应用程序xapp706是否可在Spartan-6上移植 1406 • xapp1064时钟反馈路径延迟问题 1653 2个回答

答案对人有帮助，有参考价值 0 你能解释一下吗：我发现信号的宽度比源侧1~3个时钟周期（时钟频率为27MHZ）稍大或稍小，当从源端传输预测信号时。我不明白信号宽度如何变化，你在谈论延迟吗？ -------------------------------------------------- -----------------------不要忘记回答，kudo，并接受为解决方案.------------- -------------------------------------------------- ----------

2019-8-7 10:17:45 评论举报王山崎

答案对人有帮助，有参考价值 0 谢谢您的回答。我通过DVB-ASI向另一个FPGA（RX侧）发送方波信号，由FPGA输入时钟（27MHZ）产生，其频率为500KHZ，因此信号的高电平宽度为27个时钟周期。在RX侧，信号高电平可能不是27个时钟周期，可能是25,26,28或29个时钟周期，这意味着它的占空比不是50％，或者它的周期可能不是54个时钟周期，可能是51,52,53 ，55,56或57个时钟周期，这意味着周期与TX侧不同。我在chipcope中发现了这种现象。

2019-8-7 10:24:35 评论举报李玲