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我有一段时间让恶意生成的内容工作。
我是一个超级菜鸟,所以我认为这对我来说是一个非常普遍的过程,但我需要一只手学习如何克服困难。 我想我来自编程,我希望MIG能够生成应该自己编译的库。 但是,我发现事实并非如此。 你绝对不能只使用实例模板。 看来你必须有一个工作源/接收器用于mig线,如果你没有,它就会死掉。 我会把它描述为好像一根头发不合适,项目不会编译,我得到3000警告(典型的mig),错误是超级神秘的。 我正在使用atlys主板和ISE 14.7。 嗯,我要上传一个没有源文件/源文件的项目。 它是来自这个位置的Joel MIG教程的衍生物:https://joelw.id.au/FPGA/XilinxMIGTutorial 错误是: ConstraintSystem:58 - 约束“* / memc3_wrapper_inst / mcb_ui_top_inst / mcb_raw_wrapper_inst / selfrefresh_mcb_mode”tiG;> [atlys.ucf(153)]:NET“* / memc3_wrapper_inst / mcb_ui_top_inst / mcb_raw_wrapper_inst / selfrefresh_mcb_mode”与任何设计对象都不匹配。 我知道什么是错的,但我不知道一个合理的人会如何调试这个问题。 我不知道为什么错了。 你能指导我使用MIG的正确方法,以及在出现问题时如何调试它? 非常感谢 atlys_ddr_test_tl.zip 3306 KB |
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1个回答
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我想出了在睡觉一段时间后如何协商警告。
这是非常基本的东西。 mig教程没有过多强调基本的ipcore使用过程,例如编辑生成的ucf文件,因此net和inst地址与您的项目结构相匹配。 IE为了克服“XXX不匹配任何设计对象”。 我只是将memory_demo_top / memory_wrapper / ddr2 / top重新排列到那些具有长地址的条目,因为这是我实例化模块的顺序。 在这之后,我遇到了一个问题,其中一个ucf insts没有连接到顶部,所以它在映射阶段被优化出设计。 我没有为这个网络编写驱动程序,而是使用了“keep”属性,该属性非常有用。 最后,我遇到了类似的问题,其中时钟连接最终导致错误,因为一些时钟模块正在从项目中进行优化。 保持技巧在这里不起作用,但是我能够通过使用原理图视图来修复它,并且看到在所有层次结构模块层之间没有正确地馈送一些端口。 所以我不得不围绕并确保网名是正确的。 总的来说,这是一次很棒的学习经历,对整个事情我并不那么悲观。 |
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