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大家好,我有以下代码
1)输入时钟引脚为125MHz,这里是缓冲器 IBUFG I_IBUFG( .O(I_CLK125M_IBUFG), .I(CLK125M) ); 然后I_CLK125M_IBUFG进入不同模块的多个输入引脚: a)首先进入PLL,选择“无缓冲”,“内部”补偿和“clkfbout”反馈选项。 clk_gen I_CLK_GEN (//端口时钟 .CLK_IN1(I_CLK125M_IBUFG), //输出端口 .CLK_OUT1(CLOCK_50MHZ), .CLK_OUT2(I_SAMPLING_CLK), .CLK_OUT3(I_DIV_CLOCK), //状态和控制信号 .RESET(1'b0),// IN .LOCKED(I_PLL_LOCKED)); b)它也进入以太网模块输入 MAC_top U_MAC_top( .Clk_125M(I_CLK125M_IBUFG), 其他人的联系....); c)最后进入DDR3(MIG生成模块) u_ddr3_if( .c1_sys_clk(I_CLK125M_IBUFG), .c1_sys_rst_i(I_RESET_DDR), 其他连接); 它将正确合成..然而,实现抱怨: 错误:NgdBuild:455 - 逻辑网络'I_CLK125M_IBUFG'有多个驱动程序:错误:NgdBuild:462 - 输入焊盘网'I_CLK125M_IBUFG'驱动多个缓冲区:错误:NgdBuild:947 - 输入焊盘网'I_CLK125M_IBUFG'正在驱动非 输入缓冲区: 我究竟做错了什么? 以上来自于谷歌翻译 以下为原文 Hi All, I have the following code 1) Input clock pin is 125MHz here is a buffer IBUFG I_IBUFG( .O(I_CLK125M_IBUFG), .I(CLK125M) ); Then the I_CLK125M_IBUFG goes into multiple input pin of different modules: a) It goes first into a PLL with "no buffer", "interal" compensation and "clkfbout" feedback options chosen. clk_gen I_CLK_GEN (// Clock in ports .CLK_IN1(I_CLK125M_IBUFG), // Clock out ports .CLK_OUT1(CLOCK_50MHZ), .CLK_OUT2(I_SAMPLING_CLK), .CLK_OUT3(I_DIV_CLOCK), // Status and control signals .RESET(1'b0),// IN .LOCKED(I_PLL_LOCKED)); b) it also goes to the Ethernet module input MAC_top U_MAC_top(.Clk_125M(I_CLK125M_IBUFG ),others connections.... ); c) and finally goes into a DDR3 (MIG generated module) u_ddr3_if ( .c1_sys_clk(I_CLK125M_IBUFG), .c1_sys_rst_i(I_RESET_DDR),other connections); It will synthesize correctly.. However, implementation complains about: ERROR:NgdBuild:455 - logical net 'I_CLK125M_IBUFG' has multiple driver(s): ERROR:NgdBuild:462 - input pad net 'I_CLK125M_IBUFG' drives multiple buffers: ERROR:NgdBuild:947 - input pad net 'I_CLK125M_IBUFG' is driving non-input buffer(s): What am I doing wrong? |
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5个回答
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好吧..它有效..但现在我有另一个与我之前的错误有关的问题。
该软件抱怨说: 地点:1172 - BUFLL / BUFPLL_MCB实例需要将所有的IOB负载放入同一个IO bank。 但是,由于用户指定的约束,BUFLL / BUFPLL_MCB实例及其IOB加载不能放在同一IO库中。 这些约束可以是对它们的或者或与其相关的其他组件的位置或区域约束,这可能对它们施加隐含的约束。 请检查所有这些组件的用户指定约束,以确保它们的组合不可行。 问题是什么??? 以上来自于谷歌翻译 以下为原文 Ok.. it worked.. but now I have another problem that is related to the previous error I think. The software complains that: Place:1172 - The BUFLL/BUFPLL_MCB instance These constraints could be LOCATION or AREA constraints on What is the problem??? |
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嗨,谢谢你的帮助。
我将使用开发。 电路板,因此输入时钟引脚(CLK125M)位于bank2中的AA12。 DDR在bank1中(尽管我可以将其配置为使用bank3 DDR)。 直接回答你的问题: 在bank1(插入DDR)中,使用所有GCLK引脚。 在存储区2(输入CLK125M)中,8个GLCK引脚中有3个被分配给某个东西。 以上来自于谷歌翻译 以下为原文 Hi, thanks for you help. I will be using a dev. board, so the input clock pin (CLK125M) is at AA12 which is in bank2. The DDR is in bank1 (although I could configure it to use bank3 DDR). To answer your question directly: In bank1 (which is plugged to the DDR) all GCLK pins are used. In bank 2 (where the CLK125M is input) 3 out of 8 GLCK pins are assigned to something. |
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嗨,你能尝试在bank1中释放一个GCLK并锁定AA12并查看它是否有帮助?问候,Achutha
-------------------------------------------------- -------------------------------------------请注意 - 请标记答案 如果提供的信息有用,请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- -------------- 以上来自于谷歌翻译 以下为原文 Hi, Can you try to free one GCLK in bank1 and lock AA12 to it and see if that helps? Regards, Achutha--------------------------------------------------------------------------------------------- Kindly note- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. ---------------------------------------------------------------------------------------- |
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嗨,
我确实尝试了你的建议,但得到了同样的错误。 我将继续努力......如果你有任何其他想法,请不要犹豫。 谢谢 以上来自于谷歌翻译 以下为原文 Hi, I did tried what you suggested, but got the same error. I will keep on working with that.. if you got any other ideas, don't hesitate. Thanks |
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这可能有助于其他人帮助我!
1)bank2中的输入时钟为AA12 2)IBUFG从bank2获取输入时钟,并在时钟区域X0Y0中放置一个缓冲器 然后,缓冲时钟将进入2个位置: a)时钟发生器(具有BUFG作为输入) b)存储体1中具有PLL_ADV实例的DDR3(MIG)模块 以上来自于谷歌翻译 以下为原文 Here is something that may help other people help me! 1) Input clock is AA12 in bank2 2) IBUFG takes the input clock from bank2 and place a buffer in clock region X0Y0 Then that buffered clock is going to 2 places: a) The clock generator (which has a BUFG as input) b) The DDR3 (MIG) module in bank 1 which has PLL_ADV instance |
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只有小组成员才能发言,加入小组>>
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