使用长Verilog代码的XST有什么错误？

我是FPGA设计的新手，所以我不知道一段复杂的代码可以存在多长时间，或者是否存在任何此类限制。
我正在尝试在Spartan 6 XC6SLX9-3TQG144I设备中合成一个verilog代码，其中包含一个包含120000个案例值的case语句，并且代码中的总行数接近900000.我使用的是ISE 13.2。
合成-XST在某些HDL精化步骤中长时间停留（> 8小时至今）。
我在具有48 GB RAM的Intel Xeon 8核处理器系统上运行它。
令人惊讶的是，它没有使用完整的CPU /内存资源，只使用了大约25％。
到目前为止它没有显示任何错误。
我怎么知道这个过程是在某个循环中停滞还是在我应该等待的时间？
实际上在我的应用程序中，我只是简单地读取17位并行输入，并根据输入的状态向其他设备提供一些输出，因此超出最大值。
2 ^ 17种组合我在长整数变量中编码了120000，就像查找表一样。
在运行这个大代码之前，我已经使用5位并行输入测试了相同的代码，即ISIM和Spartan 3E设备上的32个案例值都运行良好。
这个应用程序是可行的还是我做错了什么？
请帮忙。



以下为原文

I am new to fpga design so I have little idea how long a complex piece of code can be or is there any such limits. I am trying to synthesize a verilog code in Spartan 6 XC6SLX9-3TQG144I device that contains a case statement with 120000 case values, and total number of lines in the code is close to 900000. I am using ISE 13.2. The synthesize-XST is getting stuck at some HDL elaboration step for a long time (>8 hrs. till now). I am running it on a Intel Xeon 8-core processor system with 48 GB RAM. Surprisingly it is not using the full CPU/Memory resources and using only about 25%. It has shown no errors till now. How do I know whether the process has got stuck in some loop or upto what time I should wait?

Actually in my application I am simply reading 17-bit parallel input and giving some outputs to other devices based on the state of the inputs , so out of max. 2^17 combinations I have coded 120000 in that long case variable like a look-up table. Before running this big code I have tested the same code with 5-bit parallel input i.e 32 case values in both ISIM and on a Spartan 3E device which was working fine. Is this application possible or am I doing anything wrong? Please help.