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我想不出列出常见错误的文档。
它们有数百或数千种。 我总是发现尝试想象一下如何在硬件中实现一些代码是有用的。 如果你看一个除法运算（例如“a / b”，都是32位）那么这看起来很简单 - 但如果你试图为32位分频器绘制硬件，你会发现它很大。 如果您在代码中使用它，您将看到它的确切程度。 在你之前的帖子中，你有一个“while”循环，它不适用于综合。 考虑到硬件不知道循环如何工作，请考虑如何实现该循环。 因此，循环完全展开 - 如果你有十次循环迭代，Vivado将在循环中生成十个硬件副本。 在您的代码中，您有一个未知的迭代次数 - 可能是无限的。 实现无限次迭代需要无限量的硬件，所以除非你有一个非常特殊的FPGA不能工作。 只需用一点纸坐下来写出逻辑（即使对于一个可能有4位数的基本情况），你也会很快看到问题出在哪里。 在块内部使用“reg”并在外部使用“wire”不是“常见错误” - 它只是语言的工作方式。 阅读关于Verilog的任何书都会教你这个。 在原帖中查看解决方案 |
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@amily，
我不认为有特定的书包含错误信息及其解决方案。 但是，当您在Vivado / ISE中运行Verilog代码的Synthesis / Simulation时，它将为您提供错误消息的原因/线索以及有助于解决错误的行号。 --Syed -------------------------------------------------- -------------------------------------------请注意 - 请标记答案 如果提供的信息有用，请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- ------------------- |
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我的代码中有问题，在这里他们告诉我你必须把它放在其他代码之后，或者这个代码只在内部工作，或者你必须始终使用reg并在外面连线和类似的东西。
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这些听起来像编码的基本问题。
与其他计算机语言一样，Verilog必须学习。 除了语言的语法之外，您还需要了解如何使用Verilog进行RTL编码。 这不能在论坛的提示和答案中提供给您 - 您需要对Verilog做一些真正的学习。 这可以通过一本关于Verilog的好书来完成，特别是一本专注于综合的书（并且，不，我没有具体的建议，虽然我确信其他人会提出建议），或者通过 类。 Xilinx通过其授权培训提供商网络提供了一个关于Verilog Desiging的课程。 Avrum |
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我想不出列出常见错误的文档。
它们有数百或数千种。 我总是发现尝试想象一下如何在硬件中实现一些代码是有用的。 如果你看一个除法运算（例如“a / b”，都是32位）那么这看起来很简单 - 但如果你试图为32位分频器绘制硬件，你会发现它很大。 如果您在代码中使用它，您将看到它的确切程度。 在你之前的帖子中，你有一个“while”循环，它不适用于综合。 考虑到硬件不知道循环如何工作，请考虑如何实现该循环。 因此，循环完全展开 - 如果你有十次循环迭代，Vivado将在循环中生成十个硬件副本。 在您的代码中，您有一个未知的迭代次数 - 可能是无限的。 实现无限次迭代需要无限量的硬件，所以除非你有一个非常特殊的FPGA不能工作。 只需用一点纸坐下来写出逻辑（即使对于一个可能有4位数的基本情况），你也会很快看到问题出在哪里。 在块内部使用“reg”并在外部使用“wire”不是“常见错误” - 它只是语言的工作方式。 阅读关于Verilog的任何书都会教你这个。 |
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嗨Amily，
虽然正如其他人指出的那样，你有一些学习要做，但使用多个编译器可能会有所帮助。 在示例中，使用Modelsim / Questasim编译代码，然后使用Synplify（您可以使用较小的设备免费获得此功能 - 如Microsemi或Lattice设备）（对不起Xilinx，没有冒犯 - 它只是为了促进学习）。 其他编译器提供不同的错误消息（如指出的那样，没有标准的错误字符串）; 这可以帮助您了解您的错误。 在我模拟任何代码以确保两个系统都满意之前，我使用Vivado和Modelsim进行编译.... 那里还有很多很多例子......你可以拉它们，建造它们，改变它们（直到它们破裂）。 祝你好运， 杰瑞 |
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