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你好
我想用PLL来产生一个基本时钟,而我想用第二个PLL来驱动它。 请求的背景是我有一个输入时钟为26 MHz的Spartan 6。 我想从26 MHz产生一个120 MHz和30MHz的时钟。 然而,斯巴达6未能实现这一目标。 这就是我使用第一个PLL产生30MHz时钟的原因。 我使用30 MHz时钟作为另一个具有30 MHz和120 MHz输出的PLL的输入。 我已经实现了如上所述的这种设计,但我遇到了稳定性问题。 有关于这种设计的设计参考吗? 亲切的问候, Kornad 以上来自于谷歌翻译 以下为原文 Hi I'd like to use a PLL to generate a base clock, which in turn I would like to drive a second PLL with. The background to my request ist that I have a Spartan 6 with a input clock of 26 MHz. I'd like to generate a 120 MHz and 30MHz clock from the 26 MHz. However the Spartan 6 fails to achieve this goal. That is why I used a first PLL to generate a 30MHz clock. I used the 30 MHz clock as input to another PLL that has a 30 MHz and 120 MHz output. I have implemented such a design as described above, but I have run into stability problems. Are there any design references regarding such a design ? Kind Regards, Kornad |
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5个回答
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另一种可能性是使用PLL产生60 MHz,然后是DCM。
使用CLK2X,CLK0和CLKDV输出,您可以从DCM同相获得120,60和30 MHz。 - Gabor 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 Another possibility is to generate 60 MHz with a PLL followed by a DCM. Using the CLK2X, CLK0, and CLKDV outputs you can then get 120, 60, and 30 MHz from the DCM all in phase. -- GaborView solution in original post |
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嗨,
您是否在两个PLL之间使用BUFG(从第一个PLL到BUFG的时钟输出再到第二个PLL的输入)? 。 该路径产生较少的抖动。 请参阅http://www.xilinx.com/support/documentation/user_guides/ug382.pdf的第114页。 它有一小部分级联PLL。 检查这是否有帮助。 谢谢, 迪皮卡。 谢谢,迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星) 以上来自于谷歌翻译 以下为原文 Hi, Did you use BUFG in between two PLL's (clock output from first PLL to BUFG and then to input of second PLL)? . This path produces less possible jitter. Refer to page-114 of http://www.xilinx.com/support/documentation/user_guides/ug382.pdf . It has a small section of cascading PLL's. Check if this helps. Thanks, Deepika. Thanks, Deepika. -------------------------------------------------------------------------------------------- Google your question before posting. If someone's post answers your question, mark the post as answer with "Accept as solution". If you see a particularly good and informative post, consider giving it Kudos (the star on the left) |
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另一种可能性是使用PLL产生60 MHz,然后是DCM。
使用CLK2X,CLK0和CLKDV输出,您可以从DCM同相获得120,60和30 MHz。 - Gabor 以上来自于谷歌翻译 以下为原文 Another possibility is to generate 60 MHz with a PLL followed by a DCM. Using the CLK2X, CLK0, and CLKDV outputs you can then get 120, 60, and 30 MHz from the DCM all in phase. -- Gabor |
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您使用的是Xilinx CoreGen工具吗?
PLL不稳定有很多安慰。 其中很少列出如下 如果输入时钟不稳定 输入时钟抖动更多 启动序列期间不会释放GTS。 如果电压不稳定。 如果VCCAUX电压出现问题,如噪声尖峰,则取出数据手册中规定的可接受的工作范围。 如果DCM和PLL的复位信号连接在一起,链中的第二个组件将自动等待第一个组件锁定,然后再开始自己的锁定周期。 _______________________________________________如果有助于解决您的查询,请将此帖子标记为“接受为解决方案”。 因此,它将有助于其他论坛用户直接参考答案。如果您认为该信息有用且面向答复,请给予此帖子称赞。 以上来自于谷歌翻译 以下为原文 Are you using Xilinx CoreGen tools? There many resons for PLL unstabilty. Few of them listed below
________________________________________________ Please mark this post as an "Accept as solution" in case if it helped to resolve your query. So that it will help to other forum users to directly refer to the answer. Give kudos to this post in case if you think the information is useful and reply oriented. |
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你好
谢谢你的建议,它解决了我的问题。 亲切的问候, 康拉德 以上来自于谷歌翻译 以下为原文 Hi Thank you for your advice, it solved my Problem. Kind Regards, Konrad |
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只有小组成员才能发言,加入小组>>
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