[问答]

为什么我们会在配置后看到INIT网络上的+ 1.8V？

问答对人有帮助，内容完整，我也想知道答案 0 我有一个带有XC6SLX16-2CSG324I和XCF08PFSG48 G的主串行配置。“INIT”网络在FPGA上的U3和平台PROM上的A3之间运行。 4K7上拉至+ 3.3V。所有I / O电压均为3.3V。配置完成后，上述INIT网络在配置期间从高电平变为3.3V，然后在配置完成后变为约+ 1.8V电压并且DONE很高。它保持在这个水平。我们不确定为什么。如果我们故意用VHDL中的一个或零驱动线路，我们会看到良好的电压水平。你知道为什么我们会在配置后看到INIT网络上的+ 1.8V吗？以上来自于谷歌翻译以下为原文 I have a master serial configuration with a XC6SLX16-2CSG324I and a XCF08PFSG48 G. The 'INIT' net runs between balls U3 on the FPGA and A3 on the Platform PROM. There is a 4K7 pullup to +3.3V. All I/O rails are at 3.3V. After configuration the aforementioned INIT net goes from the high (to 3.3V) during configuration and then to a voltage of about +1.8V after configuration completes and DONE goes high. It stays at this level. We are not sure why. If we deliberately drive the line with a one or zero from the VHDL we see good voltage levels. Do you have any idea why we would see the +1.8V on the INIT net after configuration please ? 0
2019-7-12 10:07:08　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答举报李乔相关推荐 • CPU/FPGA接口是1.8V，如果将VCCO_2连接到1.8V，FPGA能否正确配置？ 3155 • 请问ADG3247可以data是1.8V的input吗？ 1530 • PCA9450CHNY LDO1(1.8V) 产生2.6V而不是1.8V的原因？ 356 • 是否建议对MCU模块使用外部1.8V电源？ 361 • LSF0108的1.8V参考电平异常的原因？怎么解决？ 144 • AC701是否可以将Vadj设置为1.8V？ 2296 • AM335X的GPMC,GEMAC.MMCSD,GENERAL都支持1.8V和3.3两种电压,请问怎么配置电压呢？ 2332 • 为什么SP601上的FMC为1.8V电源？ 1148 • IMX8SXL为什么会篡改引脚电压？ 201 • Spartan 3E Xilinx入门板是否可以产生1.8V输出？ 825 2个回答

答案对人有帮助，有参考价值 0 请检查电路板上的_In_B信号是否有4.7K上拉至配置组VCCO。我猜可能没有上拉或没有正确连接到配置库VCCO _______________________________________________如果有助于解决您的查询，请将此帖子标记为“接受为解决方案”。因此，它将有助于其他论坛用户直接参考答案。如果您认为该信息有用且面向答复，请给予此帖子称赞。以上来自于谷歌翻译以下为原文 Please check whether the Init_B signal on the board has 4.7K pull-up to configuration bank VCCO or not. I guess there might not be pull-up or not properly connected to configuration bank VCCO ________________________________________________ Please mark this post as an "Accept as solution" in case if it helped to resolve your query. So that it will help to other forum users to directly refer to the answer. Give kudos to this post in case if you think the information is useful and reply oriented.

2019-7-12 10:26:20 评论举报张颖

答案对人有帮助，有参考价值 0 @ ian.maw：“你知道为什么我们会在配置后看到INIT网上的+ 1.8V吗？” 如果BitGen中的“未使用的IOB引脚”选项设置为“PULLDOWN”，那么配置后引脚上将有一个内部下拉。数据表给出了3.3V VCCO下拉脉冲的200-550微安范围。这看起来与你所看到的1.8V一致。请参阅第5页的Irpd和Irpu规范： http://www.xilinx.com/support/documentation/data_sheets/ds162.pdf 布赖恩附： IIRC S6 HSWAPEN引脚控制在配置之前I / O引脚是否上拉。以上来自于谷歌翻译以下为原文 @ian.maw : "Do you have any idea why we would see the +1.8V on the INIT net after configuration please ?" If the "Unused IOB pins" option in BitGen is set to "PULLDOWN", there, there will be an internal pulldown on the pin after configuration. The datasheet gives a range of 200-550 microamps for the pulldowns at 3.3V VCCO. This seems in line with the 1.8V you are seeing. See the Irpd and Irpu specs on page 5 of: http://www.xilinx.com/support/documentation/data_sheets/ds162.pdf -Brian p.s. IIRC the S6 HSWAPEN pin controls whether the I/O pins are pulled UP before configuration.

2019-7-12 10:36:16 评论举报袁媛