请问我应该使用其他时钟引脚来平滑屏幕吗？

关于时钟设置如何工作，我有完全错误的想法。
感谢以前的输入。
我现在使用由oddr2转发的dcm_sp，我几乎让它工作得很好。
在原帖中查看解决方案



以下为原文

I had completely wrong ideas about how clock setups worked.  Thanks for previous inputs though.  I am now using dcm_sp forwarded by an oddr2 and I almost got it working just fine.
View solution in original post

你指的是什么屏幕？
- 鲍勃埃尔金德
签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。
阅读手册或用户指南。
你读过手册了吗？
你能找到手册吗？2。
搜索论坛（并搜索网页）以寻找类似的主题。
不要在多个论坛上发布相同的问题。
不要在别人的主题上发布新主题或问题，开始新的主题！5。
学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。
提供有用的详细信息（请与网页，数据表链接）.7。
您的代码中的评论不需要支付额外费用。
我没有支付论坛帖子的费用。
如果我写一篇好文章，那么我一无所获。



以下为原文

To what screen are you referring?
 
-- Bob Elkind
SIGNATURE:
README for newbies is here: http://forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369

Summary:
1. Read the manual or user guide.  Have you read the manual? Can you find the manual?
2. Search the forums (and search the web) for similar topics.
3. Do not post the same question on multiple forums.
4. Do not post a new topic or question on someone else's thread, start a new thread!
5. Students: Copying code is not the same as learning to design.
6 "It does not work" is not a question which can be answered. Provide useful details (with webpage, datasheet links, please).
7. You are not charged extra fees for comments in your code.
8. I am not paid for forum posts.  If I write a good post, then I have been good for nothing.

戴尔24'，我正在使用vga电缆进行显示。
我没有问题显示，但我想用一个更好的时钟来消除口吃线等。
我从一些手册中尝试了其他几个但我有点迷失了。



以下为原文

A dell 24' in and I am using a vga cable for the display.  I have no problem displaying but I want to use a better clock to smooth out the stuttering lines and such.  I have tried a couple others from some of the manuals but I am a little lost.

turtlelogic写道：
戴尔24'，我正在使用vga电缆进行显示。
我没有问题显示，但我想用一个更好的时钟来消除口吃线等。
我从一些手册中尝试了其他几个但我有点迷失了。
你还没告诉我们你想做什么。
----------------------------是的，我这样做是为了谋生。



以下为原文

turtlelogic wrote:
A dell 24' in and I am using a vga cable for the display.  I have no problem displaying but I want to use a better clock to smooth out the stuttering lines and such.  I have tried a couple others from some of the manuals but I am a little lost.

You haven't told us what you're trying to do.
----------------------------Yes, I do this for a living.

我试图找到一个gclk来使用它将为我决定通过vga在屏幕上显示的任何内容创建一个平滑的图像。
在过去，我曾在一个简洁的3e 100k上使用了针脚M6，但同样的针脚不能在200k上工作。
目前我正在使用clk B8在屏幕上显示我想要的任何内容，图像像疯了一样口吃。
例如，直线看起来像锯齿线。
我想纠正这个。



以下为原文

I am trying to find a gclk to use that will create a smooth image for whatever I decide to display on a screen through vga.  In the past I had used pin M6 on a spartan 3e 100k but the same pin isnt working on the 200k.  Currently I am using a clk B8 to display whatever I want on the screen and the image is stuttering like crazy.  For example a straight line would look like a zig-zag line.  I want to correct this.

turtlelogic写道：
我试图找到一个gclk来使用它将为我决定通过vga在屏幕上显示的任何内容创建一个平滑的图像。
在过去，我曾在一个简洁的3e 100k上使用了针脚M6，但同样的针脚不能在200k上工作。
目前我正在使用clk B8在屏幕上显示我想要的任何内容，图像像疯了一样口吃。
例如，直线看起来像锯齿线。
我想纠正这个。
您必须使用RTFDS来查看哪些引脚是GCLK在哪些包上。
为了提供帮助，我们必须对事情保持清醒。
一个 - 没有“200k”Spartan 3E。
有XC3S100E和XC3S250E。
接下来，我们必须清楚您正在使用哪些软件包。
你说你正在使用引脚M6和B8，这意味着CS BGA封装（CP132）。
那是对的吗？
根据TFDS，这两个引脚都可以作为全局时钟使用。
所以我不得不问：
你正确地约束你的设计吗？
运行工具后，您是否满足约束条件？
您是否模拟并验证了您的设计？
请在我们为您提供进一步帮助之前回答上述问题。
----------------------------是的，我这样做是为了谋生。



以下为原文

turtlelogic wrote:
I am trying to find a gclk to use that will create a smooth image for whatever I decide to display on a screen through vga.  In the past I had used pin M6 on a spartan 3e 100k but the same pin isnt working on the 200k.  Currently I am using a clk B8 to display whatever I want on the screen and the image is stuttering like crazy.  For example a straight line would look like a zig-zag line.  I want to correct this.

You have to RTFDS to see what pins are GCLKs on which packages.
 
To help, we have to be absolutely clear on things. One -- there's no "200k" Spartan 3E. There's the XC3S100E and the XC3S250E.
 
Next, we have to be clear on which packages you're using. You say you're using pins M6 and B8, so that implies the CS BGA package (CP132). Is that correct?
 
According to TFDS, both of those pins are acceptable as global clocks. So I have to ask:
 

• Are you properly constraining your design? 
  
• After running the tools, are you meeting your constraints?
  
• Did you simulate and verify your design?
  

Please answer the above before we can help you further.
----------------------------Yes, I do this for a living.

我打算说250k，它是XC3S250E。
是的，我使用的是CP132，我的设计有适当的约束。
我已经模拟了我的设计并通过我的显示器进行了验证。
B8时钟似乎一切正常，但是当我切换到M6时，我相信它是一个更好的时钟，显示屏会切断。
也许我的启动配置有不正确的逻辑，我不知道，我会在我的回复附上一张图片。
这个设置我用于简化设计，当我从B8切换到M6时仍然无法显示。
用多路复用器切换时钟真的搞砸了吗？
谢谢您的帮助！



以下为原文

I meant to say 250k and it is the XC3S250E.
 
Yes, I am using CP132 and my design has the appropriate constraints.  I have simulated my design and verified it through my display.  Everything seems to be working just fine with the B8 clock but when I switch to M6 which i believe to be a better clock the display cuts out.
 
Maybe my startup config is has incorrect logic that I am not aware of and I will attach a picture to my reply.  This setup I have used for the simplist desgins and still has failed to display when I switch over to M6 from B8.


Could switching clocks with a mux really mess things up?  Thanks for the help!

我目前正在考虑我的clk控件可能是问题，但是verilog有点超出我理解的范围我将发布代码但我会理解人们是否不想通过它。
谢谢！
//////////////////////////////////////////////////
////////////////////////////////版权所有（c）1995-2007 Xilinx，Inc。保留所有权利.///
//////////////////////////////////////////////////
///////////////////////////// ____ ____ // / /  / / // / ___ /  /供应商：Xilinx //
版本：9.2.04i //  应用程序：sch2verilog // /文件名：clkcntrl4.vf // / ___ / / 时间戳：05/17/2013 15：37：42 //   /  
//  ___  /  ___  ////命令：C： Xilinx92i  bin  nt  sch2verilog.exe -intstyle ise -family spartan3e -w //设计名称：clkcntrl4 // Device：spartan3e //目的：
//这个verilog网表是从ECS原理图中翻译出来的。它可以//合成和模拟，但不应修改。
//`timescale 1ns / 1ps
模块FTCE_MXILINX_clkcntrl4（C，CE，CLR，T，Q）;
输入C;
输入CE;
输入CLR;
输入T;
输出Q;
电线TQ;
电线Q_DUMMY;
分配Q = Q_DUMMY;
XOR2 I_36_32（.I0（T）,. I1（Q_DUMMY）,. O（TQ））;
FDCE I_36_35（.C（C）,. CE（CE）,. CLR（CLR）,. D（TQ）,. Q（Q_DUMMY））;
// I_36_35的合成属性RLOC是“X0Y0”defparam I_36_35.INIT = 1'b0; endmodule`timescale 1ns / 1ps
模块CB4CE_MXILINX_clkcntrl4（C，CE，CLR，CEO，Q0，Q1，Q2，Q3，TC）;
输入C;
输入CE;
输入CLR;
输出CEO;
输出Q0;
输出Q1;
输出Q2;
输出Q3;
输出TC;
电线T2;
电线T3;
电线XLXN_1;
电线Q0_DUMMY;
电线Q1_DUMMY;
电线Q2_DUMMY;
电线Q3_DUMMY;
电线TC_DUMMY;
分配Q0 = Q0_DUMMY;
分配Q1 = Q1_DUMMY;
分配Q2 = Q2_DUMMY;
分配Q3 = Q3_DUMMY;
分配TC = TC_DUMMY;
FTCE_MXILINX_clkcntrl4 I_Q0（.C（C）,. CE（CE）,. CLR（CLR）,. T（XLXN_1）,. Q（Q0_DUMMY））;
// I_Q0的合成属性HU_SET是“I_Q0_0”FTCE_MXILINX_clkcntrl4 I_Q1（.C（C）,. CE（CE）,. CLR（CLR）,. T（Q0_DUMMY）,. Q（Q1_DUMMY））;
// I_Q1的合成属性HU_SET是“I_Q1_1”FTCE_MXILINX_clkcntrl4 I_Q2（.C（C）,. CE（CE）,. CLR（CLR）,. T（T2）,. Q（Q2_DUMMY））;
// I_Q2的合成属性HU_SET是“I_Q2_2”FTCE_MXILINX_clkcntrl4 I_Q3（.C（C）,. CE（CE）,. CLR（CLR）,. T（T3）,. Q（Q3_DUMMY））;
// I_Q3的合成属性HU_SET是“I_Q3_3”AND4 I_36_31（.I0（Q3_DUMMY）,. I1（Q2_DUMMY）,. I2（Q1_DUMMY）,. I3（Q0_DUMMY）,. O（TC_DUMMY））;
AND3 I_36_32（.I0（Q2_DUMMY）,. I1（Q1_DUMMY）,. I2（Q0_DUMMY）,. O（T3））;
AND2 I_36_33（.I0（Q1_DUMMY）,. I1（Q0_DUMMY）,. O（T2））;
VCC I_36_58（.P（XLXN_1））;
AND2 I_36_67（.I0（CE）,. I1（TC_DUMMY）,. O（CEO））; endmodule`timescale 1ns / 1ps
module clkcntrl4（clkin，clkb2，seldig）;
输入clkin;
输出clkb2;
输出seldig;
电线XLXN_38;
电线XLXN_39;
电线XLXN_44;
电线XLXN_47;
电线XLXN_70;
电线XLXN_71;
电线XLXN_72;
电线XLXN_73;
电线XLXN_75;
电线XLXN_76;
wire clkb2_DUMMY;
分配clkb2 = clkb2_DUMMY;
BUFG XLXI_20（.I（XLXN_39）,. O（XLXN_38））;
GND XLXI_24（.G（XLXN_44））;
DCM_SP XLXI_36（.CLKFB（XLXN_38）,. CLKIN（clkin）,. DSSEN（）,. PSCLK（）,. PSEN（）,. PSINCDEC（）,. RST（XLXN_44）,. CLKDV（XLXN_47）,. CLKFX（
），.CLKFX180（）,. CLK0（XLXN_39）,. CLK2X（）,. CLK2X180（）,. CLK90（），。CTRK180（）,. CLK270（）,. LOCKED（）,. PSDONE（）,. STATUS
（））;
defparam XLXI_36.CLKFX_DIVIDE = 1;
defparam XLXI_36.CLKDV_DIVIDE = 2.0;
defparam XLXI_36.CLKIN_PERIOD = 20.0;
defparam XLXI_36.CLK_FEEDBACK =“1X”;
defparam XLXI_36.CLKFX_MULTIPLY = 4;
defparam XLXI_36.CLKIN_DIVIDE_BY_2 =“FALSE”;
defparam XLXI_36.CLKOUT_PHASE_SHIFT =“NONE”;
defparam XLXI_36.DESKEW_ADJUST =“SYSTEM_SYNCHRONOUS”;
defparam XLXI_36.DFS_FREQUENCY_MODE =“LOW”;
defparam XLXI_36.DLL_FREQUENCY_MODE =“LOW”;
defparam XLXI_36.DSS_MODE =“NONE”;
defparam XLXI_36.DUTY_CYCLE_CORRECTION =“TRUE”;
defparam XLXI_36.PHASE_SHIFT = 0;
defparam XLXI_36.STARTUP_WAIT =“FALSE”;
defparam XLXI_36.FACTORY_JF = 16'hC080;
CB4CE_MXILINX_clkcntrl4 XLXI_37（.C（clkb2_DUMMY）,. EN（XLXN_73）,. CLR（XLXN_76）,. CEO（XLXN_72）,. Q0（）,. Q1（）,. Q2（）,. Q3（），。TC（
））;
// XLXI_37的合成属性HU_SET是“XLXI_37_4”CB4CE_MXILINX_clkcntrl4 XLXI_38（.C（clkb2_DUMMY）,. CE（XLXN_72）,. CLR（XLXN_76）,. CEO（XLXN_70）,. Q0（）,. Q1（）,. Q2
（）,. Q3（）,. TC（））;
// XLXI_38的合成属性HU_SET是“XLXI_38_5”CB4CE_MXILINX_clkcntrl4 XLXI_39（.C（clkb2_DUMMY）,. EN（XLXN_70）,. CLR（XLXN_76）,. CEO（XLXN_71）,. Q0（）,. Q1（）,. Q2
（）,. Q3（）,. TC（））;
// XLXI_39的合成属性HU_SET是“XLXI_39_6”CB4CE_MXILINX_clkcntrl4 XLXI_40（.C（clkb2_DUMMY）,. CE（XLXN_71）,. CLR（XLXN_76）,. CEO（XLXN_75）,. Q0（）,. Q1（）,. Q2
（）,. Q3（）,. TC（））;
// XLXI_40的合成属性HU_SET是“XLXI_40_7”VCC XLXI_41（.P（XLXN_73））;
GND XLXI_43（.G（XLXN_76））;
BUFG XLXI_328（.I（XLXN_47）,. O（clkb2_DUMMY））;
BUF XLXI_336（.I（XLXN_75）,. O（seldig））; endmodule



以下为原文

I am currently thinking that my clk control might be the issue but the verilog is kinda out of my reach of understanding I will post the code but I will understand if people don't want to go through it.  Thanks!
 
////////////////////////////////////////////////////////////////////////////////
// Copyright (c) 1995-2007 Xilinx, Inc. All rights reserved.
////////////////////////////////////////////////////////////////////////////////
// ____ ____
// / // /
// /___/  / Vendor: Xilinx
//   / Version : 9.2.04i
//   Application : sch2verilog
// / / Filename : clkcntrl4.vf
// /___/ / Timestamp : 05/17/2013 15:37:42
//   /  
// ___/___
//
//Command: C:Xilinx92ibinntsch2verilog.exe -intstyle ise -family spartan3e -w
//Design Name: clkcntrl4
//Device: spartan3e
//Purpose:
// This verilog netlist is translated from an ECS schematic.It can be
// synthesized and simulated, but it should not be modified.
//
`timescale 1ns / 1ps
module FTCE_MXILINX_clkcntrl4(C,
CE,
CLR,
T,
Q);
input C;
input CE;
input CLR;
input T;
output Q;

wire TQ;
wire Q_DUMMY;

assign Q = Q_DUMMY;
XOR2 I_36_32 (.I0(T),
.I1(Q_DUMMY),
.O(TQ));
FDCE I_36_35 (.C(C),
.CE(CE),
.CLR(CLR),
.D(TQ),
.Q(Q_DUMMY));
// synthesis attribute RLOC of I_36_35 is "X0Y0"
defparam I_36_35.INIT = 1'b0;
endmodule
`timescale 1ns / 1ps
module CB4CE_MXILINX_clkcntrl4(C,
CE,
CLR,
CEO,
Q0,
Q1,
Q2,
Q3,
TC);
input C;
input CE;
input CLR;
output CEO;
output Q0;
output Q1;
output Q2;
output Q3;
output TC;

wire T2;
wire T3;
wire XLXN_1;
wire Q0_DUMMY;
wire Q1_DUMMY;
wire Q2_DUMMY;
wire Q3_DUMMY;
wire TC_DUMMY;

assign Q0 = Q0_DUMMY;
assign Q1 = Q1_DUMMY;
assign Q2 = Q2_DUMMY;
assign Q3 = Q3_DUMMY;
assign TC = TC_DUMMY;
FTCE_MXILINX_clkcntrl4 I_Q0 (.C(C),
.CE(CE),
.CLR(CLR),
.T(XLXN_1),
.Q(Q0_DUMMY));
// synthesis attribute HU_SET of I_Q0 is "I_Q0_0"
FTCE_MXILINX_clkcntrl4 I_Q1 (.C(C),
.CE(CE),
.CLR(CLR),
.T(Q0_DUMMY),
.Q(Q1_DUMMY));
// synthesis attribute HU_SET of I_Q1 is "I_Q1_1"
FTCE_MXILINX_clkcntrl4 I_Q2 (.C(C),
.CE(CE),
.CLR(CLR),
.T(T2),
.Q(Q2_DUMMY));
// synthesis attribute HU_SET of I_Q2 is "I_Q2_2"
FTCE_MXILINX_clkcntrl4 I_Q3 (.C(C),
.CE(CE),
.CLR(CLR),
.T(T3),
.Q(Q3_DUMMY));
// synthesis attribute HU_SET of I_Q3 is "I_Q3_3"
AND4 I_36_31 (.I0(Q3_DUMMY),
.I1(Q2_DUMMY),
.I2(Q1_DUMMY),
.I3(Q0_DUMMY),
.O(TC_DUMMY));
AND3 I_36_32 (.I0(Q2_DUMMY),
.I1(Q1_DUMMY),
.I2(Q0_DUMMY),
.O(T3));
AND2 I_36_33 (.I0(Q1_DUMMY),
.I1(Q0_DUMMY),
.O(T2));
VCC I_36_58 (.P(XLXN_1));
AND2 I_36_67 (.I0(CE),
.I1(TC_DUMMY),
.O(CEO));
endmodule
`timescale 1ns / 1ps
module clkcntrl4(clkin,
clkb2,
seldig);
input clkin;
output clkb2;
output seldig;

wire XLXN_38;
wire XLXN_39;
wire XLXN_44;
wire XLXN_47;
wire XLXN_70;
wire XLXN_71;
wire XLXN_72;
wire XLXN_73;
wire XLXN_75;
wire XLXN_76;
wire clkb2_DUMMY;

assign clkb2 = clkb2_DUMMY;
BUFG XLXI_20 (.I(XLXN_39),
.O(XLXN_38));
GND XLXI_24 (.G(XLXN_44));
DCM_SP XLXI_36 (.CLKFB(XLXN_38),
.CLKIN(clkin),
.DSSEN(),
.PSCLK(),
.PSEN(),
.PSINCDEC(),
.RST(XLXN_44),
.CLKDV(XLXN_47),
.CLKFX(),
.CLKFX180(),
.CLK0(XLXN_39),
.CLK2X(),
.CLK2X180(),
.CLK90(),
.CLK180(),
.CLK270(),
.LOCKED(),
.PSDONE(),
.STATUS());
defparam XLXI_36.CLKFX_DIVIDE = 1;
defparam XLXI_36.CLKDV_DIVIDE = 2.0;
defparam XLXI_36.CLKIN_PERIOD = 20.0;
defparam XLXI_36.CLK_FEEDBACK = "1X";
defparam XLXI_36.CLKFX_MULTIPLY = 4;
defparam XLXI_36.CLKIN_DIVIDE_BY_2 = "FALSE";
defparam XLXI_36.CLKOUT_PHASE_SHIFT = "NONE";
defparam XLXI_36.DESKEW_ADJUST = "SYSTEM_SYNCHRONOUS";
defparam XLXI_36.DFS_FREQUENCY_MODE = "LOW";
defparam XLXI_36.DLL_FREQUENCY_MODE = "LOW";
defparam XLXI_36.DSS_MODE = "NONE";
defparam XLXI_36.DUTY_CYCLE_CORRECTION = "TRUE";
defparam XLXI_36.PHASE_SHIFT = 0;
defparam XLXI_36.STARTUP_WAIT = "FALSE";
defparam XLXI_36.FACTORY_JF = 16'hC080;
CB4CE_MXILINX_clkcntrl4 XLXI_37 (.C(clkb2_DUMMY),
.CE(XLXN_73),
.CLR(XLXN_76),
.CEO(XLXN_72),
.Q0(),
.Q1(),
.Q2(),
.Q3(),
.TC());
// synthesis attribute HU_SET of XLXI_37 is "XLXI_37_4"
CB4CE_MXILINX_clkcntrl4 XLXI_38 (.C(clkb2_DUMMY),
.CE(XLXN_72),
.CLR(XLXN_76),
.CEO(XLXN_70),
.Q0(),
.Q1(),
.Q2(),
.Q3(),
.TC());
// synthesis attribute HU_SET of XLXI_38 is "XLXI_38_5"
CB4CE_MXILINX_clkcntrl4 XLXI_39 (.C(clkb2_DUMMY),
.CE(XLXN_70),
.CLR(XLXN_76),
.CEO(XLXN_71),
.Q0(),
.Q1(),
.Q2(),
.Q3(),
.TC());
// synthesis attribute HU_SET of XLXI_39 is "XLXI_39_6"
CB4CE_MXILINX_clkcntrl4 XLXI_40 (.C(clkb2_DUMMY),
.CE(XLXN_71),
.CLR(XLXN_76),
.CEO(XLXN_75),
.Q0(),
.Q1(),
.Q2(),
.Q3(),
.TC());
// synthesis attribute HU_SET of XLXI_40 is "XLXI_40_7"
VCC XLXI_41 (.P(XLXN_73));
GND XLXI_43 (.G(XLXN_76));
BUFG XLXI_328 (.I(XLXN_47),
.O(clkb2_DUMMY));
BUF XLXI_336 (.I(XLXN_75),
.O(seldig));
endmodule

从哪里开始......
a）没有理由使用STARTUP块。
也许您使用sw0作为外部重置？
b）请记住，BUFGMUX是同步设备，并且多路复用器选择必须与其中一个时钟同步。
c）我们不知道clkcntrl4中的内容，看起来设计使用的时钟源自那里。
----------------------------是的，我这样做是为了谋生。



以下为原文

Where to begin ... 
 
a) there's no reason to use the STARTUP block. Perhaps you're using sw0 as an external reset? 
 
b) Remember that BUFGMUX is a synchronous device, and the mux select has to be synchronous to one of the clocks. 
 
c) We don't know what's in clkcntrl4 and it looks like the clock used by the design originates from there.
----------------------------Yes, I do this for a living.

a）我正在使用它只是为了重置，你似乎已经注意到了。
b）我以类似的方式使用了这个bufgmux，之前它运行得很好。
但是，如果我想让我的选择器同步，我会使用带有clkin的AND门吗？
还是更好？
无论哪种方式，我尝试在同一时钟之间切换，我没有问题。
c）问题可能是clkcntrl4但是我尝试了一些不同的简化选项来查看结果是否可以缩小问题范围。
- 首先，我为以下设置摆脱了我的bufgmux和startup3e。
- 当我没有在B8上使用我的clkcntrl4时，我在屏幕上得到响应“无法显示此视频模式”，而对于M6，除了通常在发生错误时发生的浮动rgb检查时，它不显示任何内容。
- 当我使用我的clkcntrl4和B8时它显示得很好。
- 我正在使用我的clkcntrl4和M6它不显示并给我在屏幕上的浮动rgb检查。
所以，我试图理解的是，我的clkcntrl有助于与实际屏幕同步。
没有某种类型的clkcntrl，还有另一种方法吗？
当我使用spartan3e 100k时，我收到了老师的verilog代码，然后工作得很好。
没有使用我的clkcntrl4 B8在我的屏幕上给了我一个视频显示消息错误，并且M6留下了一般的rgbcheck浮动的东西，当屏幕没有检测到任何情况时发生，因此是一般错误。



以下为原文

a) Im using it just for the reset as you seem to have noticed.
 
b) I've used this bufgmux in a similar fashion and it has worked just fine before.  However, if I want to make my selector synchronous would i just use an AND Gate with the clkin? or betterclk? Either way I tried switching between the same clock and i had no problems.
 
c) The problem might be the clkcntrl4 however I tried some different simplified options to see if the result could narrow the problem down.
 
- First off I got rid of my bufgmux and startup3e for the following setups.
 
- When I'm not using my clkcntrl4 with B8 i get the response on my screen "Cannot Display This Video Mode" and with M6 it doesn't show anything except a floating rgb check which normally happens when there is an error.
 
- When I am using my clkcntrl4 with B8 it display just fine.
 
- Whan I am using my clkcntrl4 with M6 it doesn't display and gives me the floating rgb check on the screen.
 
So, what I am left attempting to understand is that my clkcntrl helps synch to an actual screen.  Is there another way to do this without some type of clkcntrl?  I recieved the verilog code from a teacher when I was using a spartan3e 100k and it worked just fine then.  
 
Without using my clkcntrl4 B8 gave me a video display message error on my screen, and M6 left a general rgbcheck floating thingy which happens when the screen doesn't detect anythng, hence a general error.

关于时钟设置如何工作，我有完全错误的想法。
感谢以前的输入。
我现在使用由oddr2转发的dcm_sp，我几乎让它工作得很好。



以下为原文

I had completely wrong ideas about how clock setups worked.  Thanks for previous inputs though.  I am now using dcm_sp forwarded by an oddr2 and I almost got it working just fine.