完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
我正在使用Spartan 6 LX45并在Bank 1和Bank2连接两个DDR3。
我想分别与每个DDR3交换数据,因为有两个独立的任务。 我的问题是:IO核心生成的内存控制器是否可以单独控制? 我应该生成两个独立的内存控制器吗? 非常感谢。 以上来自于谷歌翻译 以下为原文 I am using Spartan 6 LX45 and interfacing two DDR3 at Bank 1 and Bank2. I want to exchange data with each DDR3 separately since there are two independent tasks. My question is: Could the Memory controller generated by IO core be controlled separately ? Should I have to generate two separate Memory controllers? Many thanks. |
|
相关推荐
3个回答
|
|
这将是一个问题,因为LX45中的两个硬核存储控制器连接到Bank 1 ad Bank 3。
------您是否尝试在Google中输入问题? 如果没有,你应该在发布之前。太多结果? 尝试添加网站:www.xilinx.com 以上来自于谷歌翻译 以下为原文 This is going to be a problem as the two hard memory controllers in the LX45 are connected to Bank 1 ad Bank 3. ------Have you tried typing your question into Google? If not you should before posting. Too many results? Try adding site:www.xilinx.com |
|
|
|
如果它与PCB匹配那么你应该这样做。
------您是否尝试在Google中输入问题? 如果没有,你应该在发布之前。太多结果? 尝试添加网站:www.xilinx.com 以上来自于谷歌翻译 以下为原文 If that matches with the PCB then you should do it.------Have you tried typing your question into Google? If not you should before posting. Too many results? Try adding site:www.xilinx.com |
|
|
|
|
|
|
|
只有小组成员才能发言,加入小组>>
2360 浏览 7 评论
2780 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2247 浏览 9 评论
3324 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2413 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
730浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
524浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
336浏览 1评论
742浏览 0评论
1935浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-11-8 05:23 , Processed in 1.271477 second(s), Total 81, Slave 64 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号