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有可能连接几个巴士的碎片吗？
BUS1.PNG 33.5 K 以上来自于百度翻译 以下为原文 Is it possible to connect the fragments of severalBUS
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15个回答
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至少不要让它看起来比你原来的解决方案好得多。你能做什么：
画出你的两辆公共汽车每辆公共汽车，创建7个突破线分配每个突破线与适当的位（0 - 6），然后你可以连接突破线彼此，我测试了这一点，巴士仍然保持原来的名字。 更正：我只是试图建立这个项目，并得到了错误：“CRL和SR连接，并有不一致的基名”。 所以这不起作用，似乎没有得到支持。但最终，这是有意义的，因为网络需要有一致的名称来确保正确的路由。 我建议你创建一个包含数据线和TH4时钟的总线。然后你可以只连接你真正需要的线，就像你在任何其他的图解编辑器中一样。 以上来自于百度翻译 以下为原文 At least not making it looking much better than your original solution. What you can do:
Correction: I just tried to build this project, and got the error: "CRL and SR are connected and have inconsistent base names". So this doesn't work, and seems not to be supported. But in the end this makes sense that way - nets need to have consistent names to ensure proper routing. I would propose you create a bus containing the data lines and th4 clock. Then you can connect only the lines you really need, like you would do in any other schematics editor. |
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谢谢。遗憾的是，我不能在不同的公共汽车上指定几个导体的通用名称。技术支持信息：当我编辑总线并有错误-即使在总线移除后仍然存在错误。我必须关闭这个项目，然后再下载它。下面附有这样一个错误的例子。
BuS2.PNG 184 K 以上来自于百度翻译 以下为原文 thanks. It is a pity that I can not assign a common name of several conductors in different bus. Information for Technical Support: When i edit bus and has error - error remains even after removal of the bus. I have to close the project and download it again. An example of such an error is attached below.
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解决这个命名问题的一个非常不寻常的方法是编写自定义组件，并希望优化程序。
鲍勃 以上来自于百度翻译 以下为原文 A very unusual way to get out of this naming-problem could be to write a custom-component and hoping for the optimizer. Bob |
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是的，这种方法有效，见附件项目
鲍勃 设计01.BuffLe011Zip 1.3兆字节 以上来自于百度翻译 以下为原文 Yes, that approach works, see attached project Bob
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谢谢你，鲍伯。我试图改变你的计划，但我确实失败了。
设计01.BuleL01.CyWrk.CaseV011Zip 44.7 K 以上来自于百度翻译 以下为原文 Thank you, Bob. I tried to change your project, but I have certainly failed. |
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这个“持续错误”问题不仅发生在公共汽车上，而且发生在其他人身上。有时他们甚至坚持重新开始这个项目。没有办法清除错误列表：
以上来自于百度翻译 以下为原文 This "persistent error" problem happens not only with busses, but with serveral others too. Sometimes they even persist aver re-opening the project. And there is no way to clear the error list :( |
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你所得到的错误之一是将输入引脚连接到状态寄存器的输出端，与控制寄存器相同。
控制有输入，状态有输出… 鲍勃 以上来自于百度翻译 以下为原文 One of the errors you get has to do with connecting an input pin to the output of the status register, same with the control reg. Control has inputs, Status has outputs... Bob |
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…并且连接超过1个信号以形成总线在组件内不工作，但是您可以通过指定信号作为总线的一部分来在示意图上进行连接。我建议您纠正输入/输出问题，并再次发布您的项目。
鲍勃 以上来自于百度翻译 以下为原文 ... and connecting more than 1 signal to form a bus does not work within a component, but you may make the connection on the schematic by specifying the signal to be part of the bus. I would suggest you to correct your Input/Output problem and post your resulting project again. Bob |
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对不起，我最后的帖子是垃圾！
修正后的项目。 鲍勃 设计01.BunLe012Zip 1兆字节 以上来自于百度翻译 以下为原文 Sorry, my last posts were rubbish! Corrected project attached. Bob
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是的，这应该一直有效，我从来没有怀疑过。但是，您希望连接不同的命名网卡，这只会与用户模块技巧一起工作。
鲍勃 以上来自于百度翻译 以下为原文 Yes, that should always work, I never doubted that. But you wanted to connect differently NAMED nets and that will only work with the UserModule-trick. Bob |
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哦，对不起。我忘了，只有一半的问题问。
第2部分：有可能以随机顺序连接母线。（如下面的项目）。 我不会问我是否可以重命名巴士导体））。 CUB2.CyWrk.CaseV01.Zip 342.8 K 以上来自于百度翻译 以下为原文 Oh, I'm sorry. I forgot that only half of the question asked. Part 2: Is it possible to connect the conductors of bus in a random order. (such as the project below). I will not ask if I could rename the bus conductors))).
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你好，
我想把G1A[7:6]和G1B[2:0]组合成G1[4:0]信号。G1[4:0]信号应该是对5位数字比较器的输入。你知道如何在造物主中画这个吗？ 以上来自于百度翻译 以下为原文 Hi, i would like to combine a G1a[7:6] and a G1b[2:0] to a G1[4:0] signal. The G1[4:0] signal should be the input to a 5-bit digital comparator. Any idea how to draw this in Creator? |
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这看起来是个很好的组件。我以后一定要测试一下。现在我已经用一个小的Verilog组件解决了我的连接问题。
以上来自于百度翻译 以下为原文 This looks like a very nice component. I will certainly test this later. For now i have solved my connection problem with a small verilog component.... |
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