分布式RAM XST合成错误

你好！
我在spartan-6的设计中有一个子采样模块。
这个模块有几个内存实例化（Verilog描述，不是原始的），每个通道都有相同的写数据总线，所以它们都有相同的内容。
但他们有不同的读取数据路径。
并且一些路径仅从上部存储器阵列获取数据。
在设计实现和硬件测试之后，我发现这些数据路径无法正常工作。
行为模拟还可以。
我用chipcope调试了设计，发现实际读取数据对应存储在低内存阵列中的一个！
我创建简单的代码来发现问题。
这里是：
模块顶部（
输入clk1，
输入mem_we，
输入[3：0] mem_waddr，
输入[7：0] mem_wdat，
输入clk2，
输入[1：0] mem_raddr_ext，
输出[7：0] mem_rdat_o
）;
（* ram_style =“发布”*）
reg [7：0] mem [15：0];
最初开始
MEM [0] = 8'h0;
MEM [1] = 8'h1;
MEM [2] = 8'h2;
MEM [3] = 8'h3;
MEM [4] = 8'h4;
MEM [5] = 8'h5;
MEM [6] = 8'h6;
MEM [7] = 8'h7;
MEM [8] = 8'h8;
MEM [9] = 8'h9;
MEM [10] = 8'ha;
MEM [11] = 8'hb;
MEM [8] = 8'hc;
MEM [13] = 8'hd;
MEM [14] = 8'he;
MEM [15] = 8'hf;
结束
永远@（posedge clk1）
if（mem_we）开始
MEM [mem_waddr [3：0]]
正如您所看到的，这是简单而传统的分布式RAM描述，具有全宽写入地址和仅高2位读取地址。
以及我们在实施后得到的结果：
1）RTL原理图。
Mram_mem1 ADDRB LSB的常数部分（2'h2）在哪里？
2）FPGA编辑器。
同样的情况。
我们总是读低记忆内容!!!
我可以使用至少两个workarrounds  - 原始实例化或为每个具有实际内存大小的通道创建代码（确切地说每个通道需要的大小）。
但这并不是一个有趣的决定。
可能是我做错了什么。
如果是这样的话我会很高兴的。
但如果不是......
我花了很多时间来定位bug（这是一个bug吗？）我想我的帖子可以帮助别人避免浪费时间。
谢谢。
附：
我没有做时序模拟，可能会显示错误。



以下为原文

Hello!

I have a subsampling module in my design on spartan-6. This module has several memory instantiation (Verilog description, not primitive) with the same write data bus at every channel, so they're all have the same content. But they have different read data path. And some paths take data only from upper memory array.

After design implementation and hardware test I have discovered that this data paths did not work properly. Behavioral simulation was ok.  I debugged design with chipscope, and found out that actually the read data corresponds one stored in low memory array!

I create simple code to discover the problem. Here it is:
module top(    input clk1,    input mem_we,    input [3:0] mem_waddr,    input [7:0] mem_wdat,    input clk2,    input [1:0] mem_raddr_ext,    output [7:0] mem_rdat_o    );    (* ram_style = "distributed" *)reg [7:0] mem [15:0];initial beginmem[0]=8'h0;mem[1]=8'h1;mem[2]=8'h2;mem[3]=8'h3;mem[4]=8'h4;mem[5]=8'h5;mem[6]=8'h6;mem[7]=8'h7;mem[8]=8'h8;mem[9]=8'h9;mem[10]=8'ha;mem[11]=8'hb;mem[8]=8'hc;mem[13]=8'hd;mem[14]=8'he;mem[15]=8'hf;endalways @(posedge clk1)    if(mem_we) begin        mem[mem_waddr[3:0]] <= mem_wdat[7:0];    end    wire [3:0] mem_raddr={mem_raddr_ext[1:0], 2'h2};reg [7:0] mem_rdat=8'h0;always @(posedge clk2) mem_rdat<=mem[mem_raddr];assign mem_rdat_o=mem_rdat;endmoduleAs you can see, this is simple and traditional distributed RAM description with full wide write address and only upper 2 bits read address.

And what we have in result after implemetation:

1) RTL schematic. Where is the constant part (2'h2) of Mram_mem1 ADDRB LSBs????


2) FPGA Editor. The same situation. We are always read low memory content!!!



I can use at least two workarrounds - primitive instantiation or create code for every channel with actual memory size (exactly size every channel needs). But it is not interesting decision.

May be I did anything wrong. I'll be glad if it is so.
But if not....
I spent a lot of time to localize the bug (is it a bug?) and I think my post can help somebody to avoid the waste of time.

Thank you.

P.S. I did not do timing simulation, may be it''ll show the bug.