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你好，
是否有可能创建一个16位上下计数器，可以在任何值停止并加载一个新的值？ 谢谢 以上来自于百度翻译 以下为原文 Hello, Is it possible to create a 16bit up or down counter that can be stopped at any value and loaded with a new value? Thanks 
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你好，
使用UDB计数器，这样的操作应该是可能的。您可以为计数器配置上/下模式，使用反写写程序可以设置比较值。这个比较值在时钟周期之后变高。 你也可以附加中断来中断计数器。在中断时，您可以在ISR中写入一个新的周期、新的比较值以及停止计数器。 以上来自于百度翻译 以下为原文 Hello, With the UDB counter such a operation should be possible. You can configure the counter for up/down mode, With Counter_WriteCompare you can set the compare value. This compare value goes high after a clock cycle. You can also have interrupt attached to interrupt out of counter. On interrupt you can write a new period, new compare value as well as stop the counter in the isr. |
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高超音速，
您还可以使用“RealDealCuffe”的功能来初始化硬件中的计数器（在没有CPU干预的情况下），例如捕获、比较匹配或终端计数。 - Gautam Das 以上来自于百度翻译 以下为原文 Hi pyrosonic, You can also use the feature of "Reload Counter" to initialize the Counter in hardware (without the CPU intervention) upon conditions such as Capture, Compare Match or upon Terminal Count. -Gautam Das |
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使用Verilog和DATAPATH创建自定义组件是非常可能的。它将消耗与创造者事实中的反组件相同的资源量。我不明白柜台的特点是如何解决这个问题的。
以上来自于百度翻译 以下为原文 It is very much possible with the creation of a custom component using the verilog and datapath. It would consume the same amount of resource as that of the counter component in the creator infact. I don't understand how the compare feature of a counter would solve this. |
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