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补充一下，电平转换都会有时延，一般用tPLH和tPHL表示，如下图。从你的应用来看，时延可能不是太大问题，如果时钟和信号都经历同样时延，最后时钟还是有足够的setup time和hold time来锁住数据。可能这种应用更多的是关注channel-to-channel skew，就是通道间时延的最大差别，比如1号通道延时最小，0.1ns，8号通道延时最大，2ns，那么skew就是1.9ns。Kailyn推荐的芯片没有skew数据，不过skew肯定是落在最小tPLH和最大tPLH之间。从手册第7页看，VCCA=2.5，VCCB=3.3，从B到A时，tPLH（或tPHL）的范围在0.5~2.9ns，就是说，skew不会大于2.4ns。这个skew，会影响setup和hold time，可能实际应用时还需要在FPGA侧调一下时序。
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脑洞大赛9 发表于 2019-5-20 10:45 谢谢Decapton的补充，非常有帮助。 |
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脑洞大赛9 发表于 2019-5-20 10:45 Decapton Wang 您好： 首先非常感谢您的回答 您提到的这个问题是我担心的问题，80M的传输速率的周期是12.5ns， 对于ns内的延迟来说时钟是会有足够的建立时间和保持时间来锁住数据，然后在帖子我没有把我的观点表达清楚，我担心的就是channel-to-channel 的时钟偏移（skew），由于我们用了2个同样的相机进行图像采集，然后2个相机的数据都通过电平转换芯片接到FPGA中，比如相机1用的是转压芯片1，相机2用的是转压芯片2，当2个相机对同样的场景进行采图时，用同样的转压芯片采集，担心的有2个方面的问题 1.对采集到相同图像的数据发送端是同相位的，通过转压芯片后，对于这两个一样的转压芯片，输出的相位是否能够保持一致，由于Tplh是0.5-2.9ns，是一个时间范围，那样的话就存在输出信号相位不对齐的问题，这个相位的不对齐采图的控制时序，发生采图问题？ 2.第二个问题其实跟第一个问题差不多，是存在同一个转压内部的问题，对于同种类型的传输信号，比如数据信号，由于不同channel的延时，最终输出到FPGA中的时序会略有差别，这会对FPGA的信号处理产生多大的影响？ p.s：之前那个工程师推荐的SN74AVC8T245 这款芯片适用于这种情况吗？如果适用，原因为何，有没有更好的方法呢？ 谢谢 p.s:不置可否即时交流？ |
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Kailyn Chen 您好 首先非常感谢您的回答 Decapton提到的channel-to-channel skew正是我担心的问题，请问一下这种情况下您推荐的芯片是否适用这种情况，有没有更好的方案呢？ 谢谢 |
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