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你好！
有人能告诉我们如何在创建者项目中查看模拟分析器窗口吗？ THNX提前。 以上来自于百度翻译 以下为原文 Hi! can anyone tell how to view analog analyser window in a creator project? thnx in advance.. 
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4个回答
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谢谢！
也希望是一个逻辑分析仪… 当做， 尼哈 以上来自于百度翻译 以下为原文 Thnx All! wish thr ws a logic analyser as well... Regards, Neha |
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这是一个使用PSoC 5的开放源码设计。
http://beaversource.oregonstate.edu/projects/44x201107/wiki/wikistart 问候，Dana。 以上来自于百度翻译 以下为原文 Here is an open source design using PSOC 5 - http://beaversource.oregonstate.edu/projects/44x201107/wiki/WikiStart Regards, Dana. |
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…并且HLI也基于PSoC5构建了一个！看看这个线程HTTP://wwwyCysP.com／？APP =论坛和ID ID＝2232和；RID＝65870
鲍勃 以上来自于百度翻译 以下为原文 ... and hli built one based on PSoC5 too! Have a look at this thread http://www.cypress.com/?app=forum&id=2232&rID=65870 Bob |
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分析器通常也伴随着刺激发生器。
PSoC DMA =模式生成器，编程数字I/O逻辑电平的能力，N的定时器/计数器的实现 N脉冲发生器突发，占空比，均易于PSOC 3/5实现。甚至验证PHY的能力 数字接口的特性。 其中的一个重要部分可以在Verilog中实现以优化速度。设计简单。 问候，Dana。 以上来自于百度翻译 以下为原文 Analyzers also typically these days are accompanied by stimulus generators. PSOC DMA = Pattern generator, ability to program digital I/O logic levels, timer/counter implementation of N burst of N pulses generator, duty cycle, all easily achived by PSOC 3/5. Even the ability to verify PHY characterisitcs of a digital interface. A significant part of this can be implemented in Verilog to optimize speed. and simplicity of design. Regards, Dana. |
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只有小组成员才能发言，加入小组>>
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