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我在testbenches中找到了一个非常有趣的VHDL包(txt_util)用于字符串操作,我想在我的模拟测试平台中添加/使用它。
我对在Vivado中如何做到这一点感到困惑:我尝试在我的'sim_1'模拟集中添加'模拟源',并用abovelink的内容替换该模板文件的内容,但是当我粘贴时 内容,源文件'从我的模拟源中消失'。 我想我必须以不同的方式添加这个包,但不知道如何... **如果答案是有帮助的话,那就是kudo。 如果您的问题得到解答,请接受解决方案 以上来自于谷歌翻译 以下为原文 I've found a very interesting VHDL package (txt_util) for string manipulation in testbenches here, and I would like to add / use it in my simulation testbenches. I'm confused on how to do this in Vivado : I tried adding a 'simulation source' to my 'sim_1' simulation set, and replace the contents of that template file with the contents of the above link, but as soons as I paste the contents, the source file 'disappears from my simulation sources'. I guess I must add this package in a different way, but don't know how... ** kudo if the answer was helpfull. Accept as solution if your question is answered ** |
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1个回答
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嗨@ ronnywebers,
将此文件添加为设计源并将库设置为工作。 然后trylibrary工作;使用work.txt_util.all; 同时将此文件的编译顺序设置为顶层模块。 谢谢,Arpan ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ 以上来自于谷歌翻译 以下为原文 Hi @ronnywebers, Add this file as a design source and set the library as work. Then try library work; use work.txt_util.all; Also set the compilation order of this file as top module. Thanks, Arpan ---------------------------------------------------------------------------------------------- Kindly note- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. ---------------------------------------------------------------------------------------------- |
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