完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
嗨,
我尝试将模块引用添加到块设计时发现错误。 我只是将一个rtl源添加到项目中,右键单击rtl并选择“Add Module to Block Design”,然后发生错误: 有人可以帮忙解决这个问题吗? 谢谢! 以上来自于谷歌翻译 以下为原文 Hi, An error found while I am trying to add module reference into block design. I just add a rtl source into project, and right click on the rtl and select "Add Module to Block Design", then an error happened: Anyone can help on this issue ? thanks! |
|
相关推荐
2个回答
|
|
@mcggoal,
您使用的是哪个vivado版本? 在vivado 2015.x版本的块设计中添加RTL时出现了一些问题。 你能尝试使用vivado 2016.2吗? 在vivado 2016.1的以下用户指南中查看第159页: http://www.xilinx.com/support/documentation/sw_manuals/xilinx2016_1/ug994-vivado-ip-subsystems.pdf 确保添加与块设计兼容的模块。 --Syed -------------------------------------------------- -------------------------------------------请注意 - 请标记答案 如果提供的信息有用,请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- ------------------- 以上来自于谷歌翻译 以下为原文 @mcggoal, Which vivado version are you using? There has been some issue upon adding RTL in the block design in vivado 2015.x release. Can you please try using vivado 2016.2? Check page number 159 in below user guide of vivado 2016.1: http://www.xilinx.com/support/documentation/sw_manuals/xilinx2016_1/ug994-vivado-ip-subsystems.pdf Make sure you add the modules which are compatible with block design. --Syed --------------------------------------------------------------------------------------------- Kindly note- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. --------------------------------------------------------------------------------------------- |
|
|
|
@syedz
我正在使用2016.2, 你提到它必须与块设计兼容,你能提供更详细的信息吗? 以上来自于谷歌翻译 以下为原文 @syedz I am using 2016.2, you mentioned that it must compatible with block design, could you give more detailed info about this ? |
|
|
|
只有小组成员才能发言,加入小组>>
2429 浏览 7 评论
2831 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2298 浏览 9 评论
3378 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2468 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1332浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
595浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
457浏览 1评论
2012浏览 0评论
737浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-28 09:46 , Processed in 1.381743 second(s), Total 78, Slave 62 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号