完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛
1453
|
我有一个RGMII接口，时钟与边缘的数据DDR对齐。
根据我的理解，我应该使用具有90°相位的再生时钟来采样具有最佳时序余量。 这意味着我必须使用一个PLL 我看到用于DDR接口的SelectiO内核，它应该在不使用PLL的情况下提供相同的结果吗？ 对于输出，如果我发送与时钟对齐的数据，我必须将发送时钟移位90°，以便在接收器处获得最佳余量。 这也是由SelectIO核心完成的吗？ 以上来自于谷歌翻译 以下为原文 I have a RGMII interface, clock is aligned with data DDR at the edge. From my understanding, i should use a regenerated clock with 90° phase to sample with best timing margins. This means that i have to use one PLL I see the SelectIO core for DDR interface, should it provides the same result without use of a PLL? And for output, if i send data aligned with clock, i have to shift the transmit clock by 90°, to have the best margins at the receiver. This is done by the SelectIO core too? 
0
|
|
相关推荐
2个回答
|
|
|
嗨，
您应该使用PLL或MMCM根据您的90度要求对时钟进行相移。 我不认为SelectIO向导可以选择将数据90与时钟相移。 它通过上升沿和下降沿对齐（使用“输入和输出DDR数据对齐选择”进行180度相移）来实现 谢谢，AnirudhPS：请将此标记作为答案，以防它有助于解决您的问题。如果帖子引导您找到解决方案，请给予赞誉。 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 Hi, You should be using a PLL or MMCM to phase shift the clock based on your requirement for 90 degrees. I dont think the SelectIO wizard has the option to align the data 90 phase shifted from the clock. It does it with rising and falling edge alignment (180 degrees phase shift using the "Input and Output DDR Data Alignment selection" ) Thanks, Anirudh PS: Please MARK this as an answer in case it helped resolve your query.Give kudos in case the post guided you to a solution.View solution in original post |
|
|
|
|
|
嗨，
您应该使用PLL或MMCM根据您的90度要求对时钟进行相移。 我不认为SelectIO向导可以选择将数据90与时钟相移。 它通过上升沿和下降沿对齐（使用“输入和输出DDR数据对齐选择”进行180度相移）来实现 谢谢，AnirudhPS：请将此标记作为答案，以防它有助于解决您的问题。如果帖子引导您找到解决方案，请给予赞誉。 以上来自于谷歌翻译 以下为原文 Hi, You should be using a PLL or MMCM to phase shift the clock based on your requirement for 90 degrees. I dont think the SelectIO wizard has the option to align the data 90 phase shifted from the clock. It does it with rising and falling edge alignment (180 degrees phase shift using the "Input and Output DDR Data Alignment selection" ) Thanks, Anirudh PS: Please MARK this as an answer in case it helped resolve your query.Give kudos in case the post guided you to a solution. |
|
|
|
|
只有小组成员才能发言，加入小组>>
2385 浏览 7 评论
2800 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2264 浏览 9 评论
3336 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2433 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
763浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
548浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
377浏览 1评论
1971浏览 0评论
688浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
评论
淘帖
5495
