完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
嗨,
我正在使用VIVADO 2013.2在Zed板上进行设计。 在通过逻辑分析器实现和调试之后,我发现Signal assignement与我编写的代码没有预期的那样。 我附上了一段代码和波形。 (我给出的代码是大型代码库的一部分)。 根据代码,在fifo rd_start变高后,fifo_rd_en_int应该在1个时钟后变高。 但在波形方面,两者同时都很高。 AXI_HP_Clk是PS的100 MHz FCLK。 为什么会这样? 任何合成/实现设置都是错误的? VHDL_code.vhd 2 KB 以上来自于谷歌翻译 以下为原文 Hi, I am doing a design in Zed board using VIVADO 2013.2. After implementing and debugged through logic analyser, I found Signal assignement is not as expected with the code I wrote. I am attaching the piece of code and waveform. ( The code I am giving is a portion of large code base). According to code, fifo_rd_en_int is supposed to go high 1 clock after fifo rd_start become high. but in waveform, both are simultaneouly going high. AXI_HP_Clk is 100 MHz FCLK from PS. Why this behaviour?. any of the synthesis/implementation setting is wrong? |
|
相关推荐
1个回答
|
|
我正在使用FIFO(生成rd_en)。
FIFO的配置是独立的时钟块RAM。 我在我的设计中也使用了FIFO的prog_empty。 在VIVADO 2013.2的上述配置中使用FIFO是否有任何问题? 以上来自于谷歌翻译 以下为原文 I am using a FIFO ( to which the rd_en is generated). The configuration of FIFO is independant clock block RAM. I am using the prog_empty of FIFO also in my design. Is there any issues using the FIFO in the above configuration in VIVADO 2013.2? |
|
|
|
只有小组成员才能发言,加入小组>>
2218 浏览 7 评论
2642 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2121 浏览 9 评论
3192 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2246 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
491浏览 1评论
1570浏览 1评论
在使用xc5vsx95T时JTAG扫片不成功,测量TDO无信号输出
2217浏览 0评论
543浏览 0评论
1704浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-6-26 22:19 , Processed in 1.090494 second(s), Total 79, Slave 62 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191