Vivado怎么使用`define enabled来编译RTL

您没有说您是在项目还是非项目批处理模式...
在项目模式下，在Flow Navigator中，转到项目设置 - >语言选项 - > Verilog选项。
在“定义”部分中，单击“添加”，然后在弹出窗口中输入要定义的宏名称（不带`），并在必要时输入值。
等效Tcl命令是
set_property verilog_define abc = def [current_fileset]
这相当于拥有
`define abc = def
在你的Verilog文件中。
如果有多个定义，请使用列表
set_property verilog_define {abc = def xxx = yyy} [current_fileset]
在非项目模式下，将其指定为synth_design命令的选项
synth_design -verilog_define abc = def -verilog_define xxx = yyy
Avrum



以下为原文

You don't say if you are in project or non-project batch mode...
 
In Project mode, in the Flow Navigator, go to Project Settings -> Language Options -> Verilog Options. In the Defines section click "Add" and in the pop-up put in the name of the macro (without the `) you want to define, and a value if necessary.
 
The equivalen Tcl command is
 
set_property verilog_define abc=def [current_fileset]


which is the equivalent of having
 
`define abc=def
 
in your Verilog file. If there is more than one define, use a list
 
set_property verilog_define {abc=def xxx=yyy} [current_fileset]
 
In non-project mode, you specify it as an option to the synth_design command
 
synth_design -verilog_define abc=def -verilog_define xxx=yyy
 
Avrum

谢谢Avrum  - 正是我需要的
/ J



以下为原文

Thank you Avrum - exactly what I needed
/j