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大家好，
如果我正在编写一个具有40个输出信号的VHDL代码，每个代码都是16位，那么最好将其作为单个输出写入std_logic_vector（639 downto 0）或者我应该更好地写40 outputstd_logic_vector（15 downto 0）; 最好的Regatds; 以上来自于谷歌翻译 以下为原文 Hi all, If i am writing a VHDL code that will have 40 output signal each of them is 16 bit is it better to write that as a single output std_logic_vector(639 downto 0) or i should better write 40 output std_logic_vector(15 downto 0); Best Regatds; 
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3个回答
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ahmedmohamed_45写道：
大家好， 如果我正在编写一个具有40个输出信号的VHDL代码，每个代码都是16位，那么最好将其作为单个输出写入std_logic_vector（639 downto 0）或者我应该更好地写40 outputstd_logic_vector（15 downto 0）; 最好的Regatds; 最好以一种对以前从未见过您的代码的读者有意义的方式编写它。 ----------------------------是的，我这样做是为了谋生。 以上来自于谷歌翻译 以下为原文 ahmedmohamed_45 wrote:It is best to write it in a way that makes sense to a reader who's never seen your code before. ----------------------------Yes, I do this for a living. |
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从合成的角度来看，这是否意味着两者都是相同和正确的？
以上来自于谷歌翻译 以下为原文 so does this mean that both are the same and correct, from the synthesis point of view? |
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ahmedmohamed_45写道：
从合成的角度来看，这是否意味着两者都是相同和正确的？ 是的，因为通常情况下，工具并不关心你已经声明了一千个单独的std_logic位或一个std_logic_vector（999 downto 0）。 ----------------------------是的，我这样做是为了谋生。 以上来自于谷歌翻译 以下为原文 ahmedmohamed_45 wrote:Yes, because in general, the tools don't care that you've declared a thousand individual std_logic bits or one std_logic_vector(999 downto 0). ----------------------------Yes, I do this for a living. |
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