[问答]

如何在两个同步输出信号之间设置延迟？

3001 时序

问答对人有帮助，内容完整，我也想知道答案 0 考虑下面的代码模块time_delay（输入clk，输出reg a，输出reg b）; initialbegin a bendalways @（posedge clk）开始bendendmodule 我想在输出'b'和'a'之间插入一个延迟。这样我就能看到范围内这两个信号之间的100ns时移。我该如何编写时序约束？谢谢， -n 以上来自于谷歌翻译以下为原文 Consider the code below module time_delay( input clk, output reg a, output reg b ); initial begin a<=0; b<=0; end always@(posedge clk) begin a<=~a; b<=~b; end endmodule I want to insert a delay between the outputs 'b' and 'a'. So that I can see a 100ns time shift between these two signals on the scope. How should I write the timing constraint? thanks, -n 0
2019-1-11 11:19:36　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答举报李健相关推荐 • 如何在两个或多个PWM脉冲之间放置延迟或偏移量呢？ 290 • LabVIEW制作三相信号源模拟输出用两个NI USB-6211怎么设置 2943 • 两个转换器同步方法和整合多个转换器 3452 • 同步从站FIFO时序要引发额外的两个周期延迟吗？ 1405 • 两个复位信号之间是否存在相位差要求？ 1601 • 如何使两个STM之间的通信延迟小？ 1864 • 多个AD9954同步：怎么使得这两个信号同时起震也就是同向 2311 • 如何在多个BLE设备之间准确同步？ 366 • 如何使用两块GPS信号转发器分别作为两个GPS模块的信号源？ 1738 • 如何使用两个E8257D获得任意相移？ 1596 1个回答

答案对人有帮助，有参考价值 0 首先，由于您正在合成此代码，因此您需要知道时间延迟需要通过设计进入系统，而不是通过约束。实现你唯一的希望 100 ns的延迟是使用时钟和触发器来产生延迟。频率是多少进入这个模块的时钟？ - Gabor 以上来自于谷歌翻译以下为原文 First of all, since you're synthesizing this code, you need to know that time delays need to go into the system by design, not by constraint. Your only hope of achieving a 100 ns delay is to use a clock and flip-flops to create the delay. What is the frequency of the clock going into this module? -- Gabor

2019-1-11 11:27:18 评论举报杨玲