完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛
1001
|
现在我的设计需要为Vertix-4 FX60器件添加DDR2 SODIMM，我听说必须关注数据引脚和地址引脚分配，但我不知道细节，有人知道吗？
另一个问题是我无法将所有曲目分配到两个银行，就像在ML410板上，现在在三家银行，它会有问题吗？ 谢谢 ！ 以上来自于谷歌翻译 以下为原文 Now I have a design that need to add a DDR2 SODIMM to Vertix-4 FX60 device,and I have heard that the Data pins and Address pins allocation must be cared, But I don't know the details,somebody else knows it? another question is that I can't allocate all the tracks to two banks like on the board ML410,now at three banks ,will it have problem to run? Thank you ! 
0
|
|
相关推荐
3个回答
|
|
|
我通过制作一个由MIG创建的exzample项目来解决这个问题，并将UCF文件更改为我分配的引脚，然后在ISE中编译它，并且它成功了。我的引脚分配在bank7，bank9和bank11.and DDR data lane0到lane
3都在银行9处分配，数据通道4到数据通道7都在银行7处分配，并且大多数地址和cmd行在银行11中分配。 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 I have seloved the problem through make an exzample project created by MIG，and changed the UCF file to my allocated pins, then compile it in ISE,and it successed.My pin allocate in bank7, bank9 and bank11.and DDR data lane0 to lane 3 all allocate at bank 9 ,and data lane 4 to data lane 7 all allocate at bank 7 and most of the address and cmd lines are allocated in bank11.View solution in original post |
|
|
|
|
|
嗨，
你是rihgt。 对于高速存储器，我们需要特别小心。 数据线和地址线路由到FPGA中的特定存储区。 有关详细信息，请参阅MIG用户指南 如果始终建议您遵循MIG生成的UCF。 问候， Onkar 以上来自于谷歌翻译 以下为原文 Hi, you are rihgt. For high speed memories we need to take special care. Data lines and address lines are routed to particular banks in FPGA. For details refer MIG user guide. If is always recommended that you follow the UCF generated by MIG. Regards, Onkar |
|
|
|
|
|
我通过制作一个由MIG创建的exzample项目来解决这个问题，并将UCF文件更改为我分配的引脚，然后在ISE中编译它，并且它成功了。我的引脚分配在bank7，bank9和bank11.and DDR data lane0到lane
3都在银行9处分配，数据通道4到数据通道7都在银行7处分配，并且大多数地址和cmd行在银行11中分配。 以上来自于谷歌翻译 以下为原文 I have seloved the problem through make an exzample project created by MIG，and changed the UCF file to my allocated pins, then compile it in ISE,and it successed.My pin allocate in bank7, bank9 and bank11.and DDR data lane0 to lane 3 all allocate at bank 9 ,and data lane 4 to data lane 7 all allocate at bank 7 and most of the address and cmd lines are allocated in bank11. |
|
|
|
|
只有小组成员才能发言，加入小组>>
2424 浏览 7 评论
2825 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2465 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1214浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
590浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
452浏览 1评论
2006浏览 0评论
731浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
评论
淘帖
261
