[问答]

FPGA引脚分配问题（DDR2控制器）

本项目使用的是cycloneIII的芯片，利用IP核生成了一个DDR2的控制器，但是再分配引脚的时候产生了如下问题，如
Error: The assigned location PIN U21 for DQ pin "mem_dq[0]" is not a legal location
Info: There is no legal DQ location that supports 9 DQ pins
此时才知道，利用ip核时候，输出引脚是需要分配到特定的引脚上面的，，，，
这个倒是没有什么，对于仿真的人员而言，是可以修改的，但是我的程序是跑在自己设计的板子上面的，而且已经制作成功，所以修改引脚分配是木有用的，这才是欲哭无泪的地方啊!!!!
针对于这种情况，有没有其他解决方案，而不是从新设计硬件PCB板的，求助！！！！！

2012-6-19 10:26:30　　评论 淘帖0 邀请回答

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luoshen123

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4个回答

答案对人有帮助，有参考价值 0 自己顶一个吧！法一：自己重新设计一个DDR控制器，这个比较难，而且时间不允许，放弃；如果走运的话，可以在网上找到别人贡献的DDR控制器，做一下修改可以的。根据本人经验，这个对于altera系列的来说，还真是少，有strrixt系列，但是cyclone系列那就比较悲剧了，大部分都是Xilinx的。全凭个人人品啦法二：重新设计PCB，这个是没有办法的，建议先配置DDR控制器，这样就可以根据FPGA来调整PCB，并且回想调整直到满意为止。遗留问题：altera的IP核位宽只能设置为4，这个比较头疼，效率太低了，唉，，，，经验教训：下次做这种IP核的时候，一定要完全软件配置完成，包括引脚配置，这样可以降低成本！减少弯路

2012-6-22 17:32:51 评论举报 luoshen123

答案对人有帮助，有参考价值 0 另外还有个问题是，我使用的是cycloneIII系列的板子，发现居然引脚输出支持的只有167MHZ，而不是配置时候推荐的200MHZ，无语了，估计这个与电平标准有关，不过我试过SSTL_18，一样问题，木有办法，而且看了cyclone的手册，发现III的都是如此，相当无语，那还要DDR控制器干什么。。。现在就这两个遗留问题吧

2012-6-22 17:34:03 评论举报 luoshen123

答案对人有帮助，有参考价值 0 每次FPGA单板硬件设计前一定要做好管脚分配的硬件仿真

2013-4-3 09:52:49 评论举报 my_electron