[问答]

AD7895时序异常

3272 时序

问答对人有帮助，内容完整，我也想知道答案 0 来自网友y k 的提问您好我知道，用户必须以数据手册中图3所示的时序图为依据。但是，当系统出现异常时，我认为有必要注意。下面的三种情况是什么类型的行为？系统变得异常时，有办法来消除吗？ 1. 在BUSY:Hi期间向SCLK输入脉冲用户发现BUSY一直保持高电平 2. 在输入SCLK期间向CONVST输入低电平 3. 输入15个或更少的SCLK脉冲如果您能在7月28日前回答第一个问题，我将不胜感激。我知道下面的问题对您来说很困难。如果您有什么建议，请告诉我。请参阅附件。有办法消除BUSY一直保持高电平的现象吗？谨致问候！ yk 附件 Timing.ppt31.5 KB 0
2018-12-11 14:00:02　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × cong29898 该类别下有 74 个回答。邀请回答 bwerwer 该类别下有 68 个回答。邀请回答尼克wo 该类别下有 46 个回答。邀请回答崇明土匪该类别下有 45 个回答。邀请回答脑洞大赛7 该类别下有 40 个回答。邀请回答 xieweibin 该类别下有 40 个回答。邀请回答 yfdsfqdqd 该类别下有 38 个回答。邀请回答 wjwierw 该类别下有 38 个回答。邀请回答 Arttronix 该类别下有 32 个回答。邀请回答 bgvywerq 该类别下有 25 个回答，其中被选为最佳答案 1 次。邀请回答 easonl 该类别下有 24 个回答。邀请回答 evpt 该类别下有 24 个回答。邀请回答 wyerwwr 该类别下有 24 个回答。邀请回答 60user167 该类别下有 22 个回答。邀请回答脑洞大赛20 该类别下有 22 个回答。邀请回答 keven杨该类别下有 21 个回答。邀请回答 HTJD 该类别下有 20 个回答。邀请回答 h1654155957.9852 该类别下有 19 个回答。邀请回答胡bbs2 该类别下有 19 个回答。邀请回答 xiaokanchenfu 该类别下有 19 个回答。邀请回答举报张虎豹相关推荐 • 请问AD7895输入引脚电压不为0是什么情况？ 3511 • AD7895的电压值在0~0.7之间没有任何输出是为什么？怎么解决？ 187 • AD转换后悬空值不为0，且不能读取0.5以下电压 1349 • FPGA实战演练逻辑篇65：CMOS摄像头接口时序设计5时序报告 6765 • 温度温度传感器ds18b20中主控读0和主控读1时序图中两处阴影部分代表什么 6009 • 什么是“时序”？ 2921 • 根据AD7916时序配置3线无繁忙提示读不到信号是为什么？ 716 • 零序电流是什么？如何检测零序电流？ 7810 • 请问AD7626时序参数每次启动会变化吗？ 1693 • 高压电动机运行常见的异常运行状态有哪几种 3207 1个回答

答案对人有帮助，有参考价值 0 YK，您好！感谢您的提问。我看到了您附件中的图。启动系统电源时，图中显示VDD尚未建立，在它尝试建立的同时，存在一个数字脉冲（CONVST、BUSY和SCLK）。AD7895数据手册第3页的“绝对最大额定值”部分显示，数字输入电平取决于VDD值（-0.3V至Vdd + 0.3V）。这意味着，Vdd必须先建立，因为数字电平取决于Vdd值。 CONVST变为LO时，采样保持放大器进入HOLD状态，导致BUSY引脚变为HI，表示转换正在进行，转换完成时变为LO。这还表示可从输出寄存器获得数据。通过读操作访问该数据，它由16个SCLK脉冲组成。不建议在CONVST的下降沿期间输入SCLK脉冲，此时刚好也是BUSY信号上升沿的开始，它会复位输出寄存器的结果。在输入SCLK期间（假设读操作期间）向CONVST输入LO，将导致移位寄存器复位，进而将开始新的转换周期。 AD7895计数串行时钟边沿，以便知道应该将输出寄存器的哪一个数据位放在SDATA上。必须提供16个SCLK脉冲才能访问完整转换结果。希望这对你有所帮助。此致 · Jonathan

2018-12-11 14:15:13 评论举报张虎豹