完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
你好,
我使用Vivado 2017.4; 当我运行Synthesis和Implementation时,一切似乎都可以。 但是,当我想生成比特流文件时,没有任何错误消息发生。 .runs / impl_l目录中没有预期的比特流文件。 只有一些.tcl .sh .xml文件.. 以上来自于谷歌翻译 以下为原文 Hello, I use Vivado 2017.4; When I run Synthesis and Implementation everything seems ok. But when I want to generate the bitstream file nothing happens with no error messages. There is no bitstream file in the .runs/impl_l directory as expected.; only some .tcl .sh .xml files.. |
|
相关推荐
5个回答
|
|
你好,
我已完成重置,现在它现在正常工作! 非常感谢你 ! 最好的祝福, 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 Hello, I've done the reset and now It's works now ! Thank you very much ! Best regards, View solution in original post |
|
|
|
你能分享一下vivado日志吗?
它可能会给我们一个线索。谢谢 -------------------------------------------------- -----------------------不要忘记回答,kudo,并接受为解决方案.------------- -------------------------------------------------- ---------- 以上来自于谷歌翻译 以下为原文 Can you share the vivado log? It might give us a clue. Thanks------------------------------------------------------------------------- Don’t forget to reply, kudo, and accept as solution. ------------------------------------------------------------------------- |
|
|
|
您将找到附加我在启动项目时获得的TCL控制台日志,并进行综合,实现并尝试生成比特流。
我没有其他日志形式日志屏幕或消息。 最好的祝福, tcl_console_logs.txt 9 KB 以上来自于谷歌翻译 以下为原文 You wil find attached the TCL console logs that I've got when I launched the project and made a synthesis, implementation and try to generate bitstream. I have no others logs form logs screen or messages. Best regards, tcl_console_logs.txt 9 KB |
|
|
|
@cvasselin,
您可以重置综合运行并尝试再次运行完整流程吗? 您之前发布的帖子中共享的日志文件并未提供太多信息。 右键单击Run Synthesis并选择Reset Synthesis run,如下图所示: 共享将存在于/.runs/impl_1/runme.log中的runme.log文件。 您还等待多长时间确认未生成位文件。 --Syed -------------------------------------------------- -------------------------------------------请注意 - 请标记答案 如果提供的信息有用,请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- ------------------- 以上来自于谷歌翻译 以下为原文 @cvasselin, Can you reset the synthesis run and try running the complete flow again? The log file shared in your previous post doesn't provide much information. Right click on Run Synthesis and select Reset Synthesis run as shown in below image: Share the runme.log file which will be present in Also how long did you wait to confirm that bit file is not generated. --Syed --------------------------------------------------------------------------------------------- Kindly note- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. --------------------------------------------------------------------------------------------- |
|
|
|
你好,
我已完成重置,现在它现在正常工作! 非常感谢你 ! 最好的祝福, 以上来自于谷歌翻译 以下为原文 Hello, I've done the reset and now It's works now ! Thank you very much ! Best regards, |
|
|
|
只有小组成员才能发言,加入小组>>
2424 浏览 7 评论
2825 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2465 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1233浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
590浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
452浏览 1评论
2006浏览 0评论
731浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-25 12:49 , Processed in 1.238348 second(s), Total 54, Slave 48 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号