怎么将3个3位端口组合成1个8位端口

对于我的任务，我必须将计数器连接到寄存器文件。
显然，这不是完整的代码，我只包括组件：
计数器：
图书馆IEEE;
使用IEEE.std_logic_1164.all;
使用IEEE.std_logic_misc.all;
使用IEEE.std_logic_arith.all;
实体柜台是
通用（延迟：时间：= 8 ns）;
端口（Clk：在std_logic;
Inc：在std_logic;
Rst：在std_logic;
i：out std_logic_vector（2 downto 0）;
j：输出std_logic_vector（2 downto 0）;
k：输出std_logic_vector（2 downto 0））;
结束柜台;
计数器的架构行为是
开始
P：流程（Clk）
变量值：UNSIGNED（8 downto 0）：=“000000000”;
开始
if（Clk'event和Clk ='1'）然后
if（Rst ='1'）然后
值：=“000000000”;
elsif（Inc ='1'）然后
值：=值+ 1;
万一;
万一;
I（2）
注册：
图书馆ieee;
使用ieee.std_logic_1164.ALL;
使用ieee.std_logic_unsigned.ALL;
实体RegFile IS
通用（延迟：时间：= 8 ns）;
端口（R_addr1，R_addr2，W_addr：IN std_logic_vector（7 DOWNTO 0）;
R_en1，R_en2，W_en：IN std_logic;
R_data1，R_data2：OUT INTEGER;
W_data：IN INTEGER;
Clk：IN std_logic）;
结束RegFile;
RegFile IS的架构行为
RF类型是INTEGER的数组（0到31,0到7）;
信号存储：RF：=（
...）;
--8 x 8矩阵
开始
WriteProcess：Process（Clk）
变量col_w：std_logic_vector（2 DOWNTO 0）;
变量row_w：std_logic_vector（4 DOWNTO 0）;
开始
row_w：= W_addr（7 downto 3）;
col_w：= W_addr（2 downto 0）;  
if（Clk'event和Clk ='1'）然后
if（W_en ='1'）然后
- 写 -  
存储（CONV_INTEGER（row_w），CONV_INTEGER（col_w））
我试图用计数器来驱动我的地址信号（写地址，读地址）。
问题是，计数器仅输出i，j和k，每3位，而地址需要8位输入。
我不允许更改组件的代码，所以我想知道是否有办法将i，j和k组合到端口映射中的地址。



以下为原文

For my assignment, I have to connect a counter to the register file. Obviously, this is not the full code, I've only included the components:

Counter:
Library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_misc.all;use IEEE.std_logic_arith.all;Entity Counter is      Generic ( Delay:   Time := 8 ns );      Port (    Clk : In    std_logic;                Inc : In    std_logic;                Rst : In    std_logic;                i : Out   std_logic_vector(2 downto 0);                j : Out   std_logic_vector(2 downto 0);                k : Out   std_logic_vector(2 downto 0) );End Counter;Architecture BEHAVIORAL of Counter is   Begin    P: Process ( Clk )    Variable Value : UNSIGNED( 8 downto 0 ) := "000000000";    Begin        if( Clk'event and Clk = '1' ) then             if( Rst = '1' ) then                Value := "000000000";            elsif( Inc = '1' ) then                Value := Value + 1;            End if;        End if;                i(2) <= Value(8) after Delay;                i(1) <= Value(7) after Delay;                i(0) <= Value(6) after Delay;                j(2) <= Value(5) after Delay;                 j(1) <= Value(4) after Delay;                j(0) <= Value(3) after Delay;                k(2) <= Value(2) after Delay;                k(1) <= Value(1) after Delay;                 k(0) <= Value(0) after Delay;                        End Process P;End BEHAVIORAL;
Reg:
Library ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL; Entity RegFile IS   Generic ( Delay:   Time := 8 ns );   Port (R_addr1,R_addr2,W_addr: IN std_logic_vector(7 DOWNTO 0);         R_en1,R_en2, W_en: IN std_logic;         R_data1, R_data2: OUT INTEGER;          W_data: IN INTEGER;          Clk: IN std_logic );End RegFile;Architecture Behavioral OF RegFile IS     type RF is array ( 0 to 31, 0 to 7 ) of INTEGER;    signal Storage : RF := (             ...); --8 x 8 matricesBegin    WriteProcess: Process(Clk)    Variable col_w:std_logic_vector(2 DOWNTO 0);        Variable row_w:std_logic_vector(4 DOWNTO 0);    Begin          row_w := W_addr(7 downto 3);          col_w := W_addr(2 downto 0);            if( Clk'event and Clk = '1' ) then         if(W_en = '1') then         -- write --        Storage( CONV_INTEGER(row_w), CONV_INTEGER(col_w)) <= W_data after Delay;      End if;            End if;        End Process;    ReadProcess: Process(R_en1, R_addr1, R_en2, R_addr2,Storage)    Variable  col_r1, col_r2:std_logic_vector(2 DOWNTO 0);      Variable  row_r1, row_r2:std_logic_vector(4 DOWNTO 0);    Begin        row_r1 := R_addr1(7 downto 3);        col_r1 := R_addr1(2 downto 0);        row_r2 := R_addr2(7 downto 3);        col_r2 := R_addr2(2 downto 0);        if(R_en1 = '1') then         R_data1 <= Storage( CONV_INTEGER(row_r1), CONV_INTEGER(col_r1) ) after Delay;    else        R_data1 <= INTEGER'left;        End if;        if(R_en2 = '1') then         R_data2 <= Storage( CONV_INTEGER(row_r2), CONV_INTEGER(col_r2) ) after Delay;    else        R_data2 <= INTEGER'left;        End if;    End Process;End Behavioral;
I am attempting to use the counter to drive my address signals (write address, read address). Problem is, counter only outputs i, j, and k, each 3 bits, whereas the addresses take 8 bit inputs.

I am not allowed to change the codes of the components, so I am wondering if there is a way to combine i, j, and k to the address in the port mapping.