完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
原本打算使用FPGA的PLL输出端口得到AD的输入时钟，但发现FPGA的时钟输出jitter过大（600ps）,远大于得到优秀SNR所需的抖动水平
如图为AD9233的推荐的时钟输入方法： 由于不希望增加时钟管理芯片增加成本，可否直接使用低抖动的有源晶振 2v5/3v3的输出如图连接？ 或者 ，可否直接使用LVPECL输出的有源晶振交流耦合至AD的时钟引脚？ 
0
|
|
相关推荐
5个回答
|
|
|
您好，您的问题已经提交给ADI相关专家，将邀请专家尽快回答您的问题。谢谢！
|
|
|
|
|
|
|
|
|
|
|
|
您好。如果不改变频率，可以这么设计。请参考数据手册中，评估板的时钟设计部分
|
|
|
|
|
|
我看了下AD9515时钟芯片的spec，上面说的抖动特性是加性的，也就是说ad9515所产生的时钟抖动还是>=其时钟源的抖动？也就是说AD9515没有抖动消除的功能 |
|
|
|
|
YOYOOO 发表于 2018-11-2 08:25 您好！如果时钟输入，分频数为1时，输出的抖动时增加的，这种情况下抖动是增加了的。如果有分频的话，相位噪声减小20log（N），其中N为分频数，也还是需要考虑附加的抖动。一般内部有锁相环的时钟芯片，例如AD9516，是由频率合成的同时减小抖动。AD9515是一个分频和时钟分配，提供相应驱动的功能。 |
|
|
|
|
只有小组成员才能发言，加入小组>>
寻求ADF5355类似的微波源，在DC-15GHz内，锁频时间在1ms内
1788 浏览 0 评论
1630 浏览 0 评论
999 浏览 0 评论
1100 浏览 0 评论
ADF5355失锁: 在用ADF5355进行多次扫频时，延时给了500ms还是经常会失锁
1189 浏览 0 评论
ADC3442采集，分析数据出现有规则毛刺，请问是哪方面的问题啊？
2845浏览 3评论
2087浏览 2评论
给ADUM4223 增加信号驱动15V电压就不正常， 波动很大会被烧是什么情况？
2120浏览 2评论
1173浏览 2评论
使用ADI官方提供的no-OS來接收GPS L1(1575.42MHz)的資料
1405浏览 1评论
/9 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
3511
评论
淘帖
621
