[问答]

AD9826采样信号一直杂乱

这个片子弄了一个多月了。采样信号一直杂乱。。驱动电路是严格按照原理图上来的（0.1uF的电容用的220nF代替了）。。
最大SCLK频率最小值为10MHz，指的是Fsclk应该小于等于10MHz么、、（我程序里用的10MHz）
（SCLK改为0.5M=ADCCLK=CDSCLK1/2
电容也用了0.1uF的。。对地采样还是波形杂乱的）

下面是的寄存器的配置。
1通道的CDS模式（其余俩通道接地)。。

	SIGNAL Regis_numb : STD_LOGIC_VECTOR(3 DOWNTO 0);
	CONSTANT config : STD_LOGIC_VECTOR := "011111000";--1channel CDS
	CONSTANT MUXConfig : STD_LOGIC_VECTOR := "011000000";
	CONSTANT RedPGA : STD_LOGIC_VECTOR := "000000000";
	CONSTANT GreenPGA : STD_LOGIC_VECTOR := "000000000";
	CONSTANT BluePGA : STD_LOGIC_VECTOR := "000000000";
	CONSTANT RedOffset : STD_LOGIC_VECTOR := "000000000";
	CONSTANT GreenOffset : STD_LOGIC_VECTOR := "000000000";
	CONSTANT BlueOffset : STD_LOGIC_VECTOR := "000000000";

时序仿真图

结果图（任选的两个输出IO口测试的）

我找过你们公司的技术支持。没能帮我解决问题，也没给我9826相关例程。本来想换芯片的。但是想到弄了这么久，而且别人文献里都弄出来了，我不想这么轻易放弃，想知道原因。希望得到贵公司的帮助。谢谢。。

附件

ad9826.vhd.zip1.7 KB
ad9826v.sim.cvwf.zip1.4 KB

频谱关系_2019-10-22_172041.jpg (121.13 KB, 下载次数: )

2018-10-26 09:35:49　　评论 淘帖0 邀请回答

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李欢

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10个回答

答案对人有帮助，有参考价值 0 您好，您的问题已经提交给ADI相关专家，将邀请专家尽快回答您的问题。谢谢！

2018-10-26 09:45:10 评论举报张虎豹

答案对人有帮助，有参考价值 0 我们针对您的问题已经通过china.support@analog.com这个邮箱回复过您。首先对于SCLK频率的选择，SPI时钟的频率要比ADCLK、CDSCLK1/2要小。并且您如果用单通道mode的话，configuration寄存器的D5要选择为0. 您的示波器的波形是SPI的写时序吗？能告知哪个信号是SLOAD，哪个是SCLK吗？您需要参看一下AD9826的数据手册，page11，Figure10，在一个SLOAD为低的区域内，至少要包含16vit的数据。看您的波形，好像只包含了8bit。

2018-10-26 09:51:28 评论举报卢兰凤

答案对人有帮助，有参考价值 0 yweyerwq 发表于 2018-10-26 18:42 我们针对您的问题已经通过这个邮箱回复过您。首先对于SCLK频率的选择，SPI时钟的频率要比ADCLK、CDSCLK1/2要小。并且您如果用单通道mode的话，configuration寄存器的D5要选择为0. 您的示波器的波形是SPI的写时序吗？能告知哪个信号是SLOAD，哪个是SCLK吗？您需要参看一下AD9826的数据手册，page11，Figure10，在一个SLOAD为 ... 谢谢您的回复。 SPI的时钟频率sclk我之前已经按照您邮箱的回复改正了。。示波器里的波形是输入接地时9826的输出1脚和8脚的波形。。。寄存器的配置我也改过的。配置肯定是正确的。。波形图和上面的仿真时序图一样

2018-10-26 10:02:22 评论举报李欢

答案对人有帮助，有参考价值 0 醉狼工作室发表于 2018-10-26 18:52 谢谢您的回复。 SPI的时钟频率sclk我之前已经按照您邮箱的回复改正了。。示波器里的波形是输入接地时9826的输出1脚和8脚的波形。。。你是说上图里面的蓝色波形是pin1的波形，就是CDSCLK1的波形吗？如果是的话，为什么频率是不固定的？您是否可以留下您详细的联系方式，或者将联系方式发送到china.support@analog.com这个邮箱，我们可以与您电话直接沟通。

2018-10-26 10:17:51 评论举报卢兰凤

答案对人有帮助，有参考价值 0 醉狼工作室发表于 2018-10-26 18:52 谢谢您的回复。 SPI的时钟频率sclk我之前已经按照您邮箱的回复改正了。。示波器里的波形是输入接地时9826的输出1脚和8脚的波形。。。你好在吗想问下这块芯片调出来了吗遇到了和您一样的问题想请教一下

2018-10-26 10:24:02 评论举报连比斐

答案对人有帮助，有参考价值 0 yweyerwq 发表于 2018-10-26 18:42 我们针对您的问题已经通过这个邮箱回复过您。首先对于SCLK频率的选择，SPI时钟的频率要比ADCLK、CDSCLK1/2要小。并且您如果用单通道mode的话，configuration寄存器的D5要选择为0. 您的示波器的波形是SPI的写时序吗？能告知哪个信号是SLOAD，哪个是SCLK吗？您需要参看一下AD9826的数据手册，page11，Figure10，在一个SLOAD为 ... 您好请问下 FPGA 通过pin管脚怎么读取AD9826中的配置

2018-10-26 10:38:07 评论举报连比斐

答案对人有帮助，有参考价值 0 tuiming817 发表于 2018-10-26 19:28 您好请问下 FPGA 通过pin管脚怎么读取AD9826中的配置读取什么配置？是内部寄存器？还是ADC后的数据？

2018-10-26 10:46:39 评论举报卢兰凤

答案对人有帮助，有参考价值 0 yweyerwq 发表于 2018-10-26 19:37 读取什么配置？是内部寄存器？还是ADC后的数据？您好，我最近也在用这块AD9826的芯片，寄存器的配置都是按照数据手册上时序配置的，但遇到了点问题。首先，每配置完一个寄存器后，SLOAD信号拉高，这个时候的SDATA信号为高还是为低？第二个问题，我把所有寄存器的写时序配置完之后，能不能对寄存器不进行读操作？就是我没有配置寄存器的读时序。

2018-10-26 10:52:18 评论举报梁峰

答案对人有帮助，有参考价值 0 您好，我最近也在用这块AD9826的芯片，想问一下怎么能够读取AD转换后的数据，用于调试，验证AD的寄存器和驱动时序有没有错误呢，谢谢啦

2019-7-22 17:31:55 评论举报 efans_4be

答案对人有帮助，有参考价值 0 AD9826K，我采用单路SHA模式，输入2.5V，采集到的数据带有频率上基本上固定的噪音，大概频率为42Khz左右。

2019-10-22 17:42:25 评论举报洪雷