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我使用timer1通道1作为输出比较,生成可变周期的脉冲。
欲望输出 - 在开始时输出保持低电平4 ms(延迟周期),然后输出可变周期的脉冲为5.8,3.6,2.7,2.3,....期望的时间段存储在RAM中。 (频率范围170 Hz至1.5 KHz) 定时器时钟配置为1 MHz频率。输出模式设置为切换模式,极性设置为高电平有效。捕获比较中断已启用。 并且捕获比较寄存器设置为延迟周期然后在下一个中断中,设置为第一周期和下一周期的捕获比较寄存器将在一个脉冲完成后更新。面临的问题是开始延迟周期是可变的,有时失踪。 如果没有丢失初始延迟,则以下输出周期按预期正确。如果缺少低周期,则第一周期从低而不是高开始,这导致错误的步骤 我是正确的预期输出,II是错误的。 为什么定时器输出比较不正常?为什么它错过了第一次延迟? 以上来自于谷歌翻译 以下为原文 I am using timer1 channel 1 as output compare, to generate a pulse of variable period. Desire output – In the beginning the output remain low for 4 ms(delay period) and then pulses of variable periods as 5.8, 3.6, 2.7,2.3, …. The desired time periods are stored in RAM. (Frequency range 170 Hz to 1.5 KHz) The timer clock is configured to 1 MHz frequency. The output mode is set to toggle mode and the polarity is set to active high. The capture compare interrupt is enabled. And the capture compare register is set to delay period and then in next interrupt, the capture compare register set to first period and next period will be updated after the one pulse is completed.The problem facing is that the beginning delay period is variable and sometimes missing. If initial delay is not missing then the following output periods are correct as expected. If the low period is missing then the first period start from low rather than high which results in wrong steps I is the correct expected output, II is wrong one. why timer output compare not working properly ?? why it miss the first delay ?? |
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1个回答
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嗨,我建议你在专门讨论电机控制固件的论坛中提出这个问题。
本节重点介绍integaretd电机驱动装置。 亲切的问候 恩里科 以上来自于谷歌翻译 以下为原文 Hi, I suggest you to move this question in the forum dedicated to the motor control firmware. This section is focused on the integaretd motor driving devices. Kind Regards Enrico |
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