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嗨，我用CIP向导创建了一个AXI4 Lite salve外设，其中包括一个复杂的Verilog模块（带有一些子模块）。
现在我不知道如何为内部子模块添加约束。 我有一些单独的UCF文件，用于子模块设计。 我可以用这些UCF文件来完成我的IP设计？ 以上来自于谷歌翻译 以下为原文 Hi, I used CIP wizard created an AXI4 Lite salve peripheral that included a complex Verilog module (with some sub modules). Now I don’t know how to add constraints for the internal sub modules. I have some individual UCF files which been used in the sub module design. What can I do with those UCF files to finish my IP design? 
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4个回答
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如果您的意思是如何应用这些约束，因为模块是通过层次结构层向下的，那么只要您具有相同的层次结构路径，就应该可以在约束上使用通配符。
否则我不确定你想做什么。 以上来自于谷歌翻译 以下为原文 If you mean how to apply those constraints now that the module is down through layers of hierarchy then it should be possible to use wildcards on your constraints provided you have the same hierarchy paths. Otherwise I am not sure what you want to do. |
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是的，这就是我的意思。
是否有一些示例或用户指南？ 我没有派对。 以上来自于谷歌翻译 以下为原文 Yes,that is what I means. Are there some examples or user guides? I don't have any parties. |
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请参阅约束指南，了解如何使用通配符的示例，*，character.http：//www.xilinx.com/support/documentation/sw_manuals/xilinx13_4/cgd.pdf
以上来自于谷歌翻译 以下为原文 Look at the constraints guide for examples of how to use the wildcard, *, character. http://www.xilinx.com/support/documentation/sw_manuals/xilinx13_4/cgd.pdf |
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